计算机组成基础学习知识原理试卷及其规范标准答案.doc

/. 一、 选择题 1. 假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校验的字符码是______。 A 11001011 B 11010110 C 11000001 D 11001001 2. 8位定点字长的字，采用2的补码表示时，一个字所能表示的整数范围是______。 A .–128 ~ +127 B. –127 ~ +127 C. –129 ~ +128 D.-128 ~ +128 3. 下面浮点运算器的描述中正确的句子是：______。 a) 浮点运算器可用阶码部件和尾数部件实现 b) 阶码部件可实现加、减、乘、除四种运算 c) 阶码部件只进行阶码相加、相减和比较操作 d) 尾数部件只进行乘法和减法运算 4. 某计算机字长16位，它的存贮容量是64KB，若按字编址，那么它的寻址范围是______ A. 64K B. 32K C. 64KB D. 32 KB 5. 双端口存储器在______情况下会发生读/写冲突。 a) 左端口与右端口的地址码不同 b) 左端口与右端口的地址码相同 c) 左端口与右端口的数据码不同 d) 左端口与右端口的数据码相同 6. 寄存器间接寻址方式中，操作数处在______。 A. 通用寄存器 B. 主存单元 C. 程序计数器 D. 堆栈 7. 微程序控制器中，机器指令与微指令的关系是______。 a) 每一条机器指令由一条微指令来执行 b) 每一条机器指令由一段微指令编写的微程序来解释执行 c) 每一条机器指令组成的程序可由一条微指令来执行 d) 一条微指令由若干条机器指令组 8. 按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是______。 a) 全串行运算的乘法器 b) 全并行运算的乘法器 c) 串—并行运算的乘法器 d) 并—串型运算的乘法器 9. 由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期通常用______来规定。 a) 主存中读取一个指令字的最短时间 b) 主存中读取一个数据字的最长时间 c) 主存中写入一个数据字的平均时间 d) 主存中读取一个数据字的平均时间 10. 程序控制类指令的功能是______。 A 进行算术运算和逻辑运算 B 进行主存与CPU之间的数据传送 C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序 11. 从器件角度看，计算机经历了四代变化。但从系统结构看，至今绝大多数计算机仍属于______型计算机。 A.并行 B.冯.诺依曼 C.智能 D.实时处理 12. 关运算器的描述，______是正确的。 A.只做加法 B.只做算术运算 C.既做算术运算又做逻辑运算 D.只做逻辑运算 13. 下列数中最小的数是______。 A.（100101）2 B.（50）8 C.（100010）BCD D.（625）16 14. 4．______表示法主要用于表示浮点数中的阶码。 A.原码 B.补码 C.反码 D.移码 15. 长32位，其中1位符号位，31位表示尾数。若用定点小数表示，则最大正小数为______。 A +（1 – 2-32） B +（1 – 2-31） C 2-32 D 2-31 16. 储器是计算机系统中的记忆设备，它主要用来______。 A.存放数据 B.存放程序 C.存放微程序 D.存放数据和程序 17. 以下四种类型指令中，执行时间最长的是______。 A.RR型指令 B.RS型指令 C.SS型指令 D.程序控制指令 18. 单地址指令为了完成两个数的算术运算，除地址指明的一个操作数外，另一个操作数常采用______寻址方式。 A.堆栈 B.立即 C.隐含 D.间接 19. 某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是______。 A 4MB B 2MB C 2M D 1M 20. 贮器和CPU之间增加cache的目的是______。 A 解决CPU和主存之间的速度匹配问题 B 扩大主存贮器容量 C 扩大CPU中通用寄存器的数量 D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量 二、 填空题 1. 的值用十进制表示为A______。 2. Cache是一种A______存储器，是为了解决CPU和B______之间C______上不匹配而采用的一项重要硬件技术。 3. 选择型DMA控制器在物理上可以连接A______个设备，在逻辑上只允许连接B______个设备，适合连接C______设备。 4. 指令格式是指指令用A______表示的结构形式，通常由B______字段和C______字段组成。 5. DMA和CPU分时使用内存的三种方式是：A______，B______，C______。 6. 若浮点数格式中介码的基数已定，尾数用规格化表示，浮点数的表示范围取决于A______的位数，精度取决于B______的位数。 7. 指令格式中，操作码字段表征指令的A______，地址码字段指示B______。 8. 模4交叉存储器是一种A______存储器，它有B______个存储模块，每个模块有它自己的地址存储器，和C______寄存器。 9. 按IEEE754标准，一个浮点数由______，阶码E ，尾数m 三部分组成。其中阶码E的值等于指数的______加上一个固定______。 10. 储器的技术指标有______， ______， ______，和存储器带宽。 11. 指令操作码字段表征指令的______，而地址码字段指示______。 12. 一个定点数由______和______两部分组成。根据小数点位置不同，定点数有______和纯整数之分。 13. 对存储器的要求是______， ______，______。为了解决这三方面的矛盾计算机采用多级存储体系结构。 14. 当今的CPU 芯片除了包括定点运算器和控制器外，还包括______， ______运算器和______管理等部件。 15. RISC指令系统的最大特点是： ______； ______; ______种类少。只有取数/存数指令访问存储器。 三、 计算题 1．已知X= -0.1010, Y= +0.1111, 用补码并行乘法或布斯算法求[X*Y]补的积，并求出X*Y的积的真值。（提示：要求先写出X、Y的补码形式，然后进行补码并行乘法或布斯算法的计算） 2．①已知四位信息码为1110，设计可纠一位错的海明码。 ②在传送此海明校验码的过程中，接收方收到数据后，进行检查结果S3 S2 S1=101，说明什么问题？如何处理？ 3. 设有两个浮点数 N1 = 2j1 S1 , N2 = 2j2 S2 ,其中阶码2位，阶符1位，尾数四位，数符一位。 设 ：j1 = (-10 )2 ,S1 = ( +0.1001)2 j2 = (+10 )2 ,S2 = ( +0.1011)2 求：N1 N2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。 4.已知 x = - 0.01111 ，y = +0.11001，求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ？ ，x – y = ？ 5.已知 x = - 0.01111 ，y = +0.11001，求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ？ ，x – y = ？ 四、 简答题 1、简述一下中断响应的条件。 2、某指令系统指令长度固定长度12位，操作码部分长4位。试提出一种分配 方案，使指令系统有12条二地址指令，45条单地址指令和200条零地址指令。 3. 计算机中的存储系统通常采用高速缓存（Cache），其中Cache和主存之间的映射关系有哪三种？这三种映射中哪种映射实现所需要硬件电路最少？它的缺 点是什么？ 4.某指令系统指令长度固定长度12位，操作码部分长4位。有人提出一种分配 方案，使指令系统有12条二地址指令，56条单地址指令和200条零地址指令。此方案能否成功？如果成功写出各种指令的操作码范围，如果不成功说明原 因。 五、 综合题 1、指令格式如下所示，OP为操作码字段，试分析指令格式特点。 31 26 22 18 17 16 15 0 OP 源寄存器 变址寄存器 偏移量 2、某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K8位）形成一个16K16位的ROM区域，起始地址为（2000）16 。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0 ，数据总线为D15——D0 ，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求： （1）满足已知条件的存储器，画出地址译码方案。 （2）画出ROM与RAM同CPU连接图。 3、某计算机的数据通路如图2所示，其中M—主存， MBR—主存数据寄存器， MAR—主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D--暂存器， ALU—算术逻辑单元（此处做加法器看待）， 移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。 请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。 4、已知某种RAM芯片规格为4K*4，请用此芯片构成一个8K*8的存储器。画出 存储器与CPU的连线，门电路自选。如果此存储器的首地址为1000H，那么此存储器最后一个存储单元的地址为多少？ 5、某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R0——R3 ，暂存器C和D。 （1） 请将各逻辑部件组成一个数据通路，并标明数据流向。 （2） 画出“ADD R1，（R2）”指令的指令周期流程图，指令功能是 （R1）+（（R2））→R1。 6、运算器结构如下图所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1……，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下： S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的水平微指令格式。 练习题参考答案： 一、选择 二、填空 三、计算 1、解：[X]补 ＝1．0110，（1分） [Y]补= 0．1111， 将数据 X=(1)．0110 Y=(0)．1111，送入并行补码乘法电路 (1) ．0110 (0) ．1111 (1) 0110 (1) 0 110 (1) 0 1 10 (1) 0 1 1 0 + (0) (0) (0) (0) (0) 　　 (1)． 0 1 1 0 1010 [X*Y] 补 = 1．01101010 X*Y = - 0．10010110 2、解：因为 X+Y+1≤2Y ，X=4 所以 Y＝3 111 110 101 100 011 010 001 000 B4 B3 B2 P3 B1 P2 P1 P3= B4 ⊕ B3 ⊕ B2 = 1⊕1⊕1 = 1 P2= B4 ⊕ B3 ⊕ B1 = 1⊕1⊕0 = 0 P1= B4 ⊕ B2 ⊕ B1 = 1⊕1⊕0 = 0 得到海明校验码： 1 1 1 1 0 0 0 如果接收方检查结果为S3 S2 S1=101，说明在传递过程中校验位B2出错，将其取反即可。 3、解：（1）浮点乘法规则： N1 N2 =（ 2j1 S1） （2j2 S2） = 2（j1+j2） （S1S2） （2） 码求和： j1 + j2 = 0 （3） 尾数相乘： 被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 = 0⊕0 = 0。按无符号阵乘法器运算得：N1 N2 = 200.01100011 （4）尾数规格化、舍入（尾数四位） N1 N2 = （+ 0.01100011）2 = （+0.1100）22（-01）2 4、解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111 [ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000 所以： x + y = +0.01010 因为符号位相异，结果发生溢出 5、解：设最高位为符号位，输入数据为[x]原 = 01111 [y]原 = 11101 因符号位单独考虑，尾数算前求补器输出值为：|x| = 1111, |y| = 1101 乘积符号位运算： x0 ⊕y0 = 0⊕1 =1 尾数部分运算： 1 1 1 1 1 1 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 经算后求补器输出，加上乘积符号位，得原码乘积值[xy] 原 = 111000011 换算成二进制真值 xy = (-11000011)2 = (-195)10 十进制数乘法验证：xy = 15(-13) = -195 四、简答 1、答： ①有中断请求信号发生且该中断请求未被屏蔽 ②CPU处于开中断状态 ③没有更重要的事要处理（没有优先级更高的中断请求或工作） ④CPU刚刚执行的指令不是停机指令 ⑤在一条指令结束时响应 2、答： 0000——1011：二地址指令 11000000——11101100：单地址指令 111011010000——111110010111：零地址指令 3、 答：全相联映射、直接映射、组相联映射。其中直接映射所需电路最少，但是操作过程中Cache与主存数据替换过程中冲突率最高，是它的缺点。 4、 答：不成功，因为如果保证有12条二地址指令，56条单地址指令，那么最多还可以分配128条零地址指令。 0000——1011：二地址指令 11000000——11110111：单地址指令 111110000000——111111111111：零地址指令 五、综合 1、解： （1）操作码字段为6位，可指定 26 = 64种操作，即64条指令。 （2）单字长（32）二地址指令。 （3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由变址寄存器内容 + 偏移量决定），所以是RS型指令。 2、解 ：存储器地址空间分布如图1所示，分三组，每组8K16位。 由此可得存储器方案要点如下： （1） 组内地址 ：A12 ——A0 （A0为低位）； （2） 组号译码使用2 ：4 译码器； （3） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。 （4） 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。 （5） CPU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行读操作， 当R / W = 0时，存储器执行写操作。 如图2 图1 CPU 图2 3、解： “ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。其中源操作数地址在R1中，所以是R1间接寻址。目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。指令周期流程图如下： 4、 解：（8K*8）/（4K*4）=4 图略。 首地址1000H，末地址2FFFH。 5、解：（1）各功能部件联结成如图所示数据通路： ALU （2）此指令为RS型指令，一个操作数在R1中，另一个操作数在R2为地址的内存单元中，相加结果放在R1中。 送当前指令地址到MAR 取当前指令到IR， PC + 1，为取下条指令做好准备 取R1操作数→C暂存器。 R2中的内容是内存地址 从内存取出数→D暂存器 暂存器C和D中的数相加后送R1 6、解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别测试位： AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR2 ，LDR3 P μAR1，μAR2，μAR3 2位 2位 2位 3位 1位 3位 ←——————————直接控制———————————→ ←——顺序控制 当P = 0时，直接用μAR1——μAR3形成下一个微地址。 当P = 1时，对μAR3进行修改后形成下一个微地址。