项目五 用 实现译码器功能模块教学课件电子教案.ppt

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1、项目五 用Verilog HDL实现译码器功能模块项项目目五五Verilog HDL实现译码器功能模块仿真与验证Verilog HDL实现译码器功能模块仿真与验证知识目标能力目标素质目标项目结构任务网络项目及任务项目及任务任务任务1 Verilog HDL1 Verilog HDL实现译码器功实现译码器功能能模块仿真与验证模块仿真与验证子任务一子任务一认知认知Quartus IIQuartus II软件功能软件功能Quartus IIQuartus II软件软件使用步骤使用步骤Verilog HDLVerilog HDL实实现译码器功能现译码器功能子任务二子任务二子任务三子任务三学习目标知识目

2、标知识目标1）能完全理解译码器的译码工作过程；2）能充分运用前面所学习的知识对该电路进行模块化分析；3）能对该模块使用Verilog HDL进行编程并仿真；4）能通过对新知识的理解与学习对电路提出优化方案。学习目标能力目标能力目标1）能准确划分模块电路；2）能对模块电路进行正确的编程并对仿真结果进行分析；3）能总结知识和技能，并通过查阅资料，思考程序的精简和优化。学习目标素质目标素质目标1）具备利用Quartus II软件进行电路仿真分析与设计能力；2）具备查阅资料的能力；3）具备一定的新知识学习的能力；4）具备积极探索，勤于思考的素质。项目引入项目引入项目引入项目引入Verilog HDLV

3、erilog HDL实现译码项目功能要求实现译码项目功能要求：项目引导（1 1）译码电路原理分析。）译码电路原理分析。（2 2）认识）认识Quartus IIQuartus II软件。软件。（3 3）熟悉）熟悉Quartus IIQuartus II软件使用步骤。软件使用步骤。（4 4）学习）学习Verilog HDLVerilog HDL语言。语言。（5 5）编制译码器的功能程序。）编制译码器的功能程序。（6 6）设置仿真波形并运行，分析结果。）设置仿真波形并运行，分析结果。（7 7）完成实验报告。）完成实验报告。（8 8）程序展示）程序展示 & & 项目汇报项目汇报。译码译码控制电路原理图

4、控制电路原理图任务一任务一 译码器项目仿真与验证译码器项目仿真与验证子任务1 认识Quartus II软件功能子任务3 Verilog HDL实现译码器功能子任务2 Quartus II软件的使用步骤子任务4 综合仿真子任务2 Quartus II软件的使用步骤Quartus II环境编辑界面环境编辑界面QuartusII QuartusII 软件使用包括如下几个步骤：打开软件、软件使用包括如下几个步骤：打开软件、新建工程、输入设计文件、编译、仿真。新建工程、输入设计文件、编译、仿真。1.1.打开打开Quartus IIQuartus II软件软件子任务2 Quartus II软件的使用步骤项

5、目路径和名称设置项目路径和名称设置2.2.新建工程新建工程子任务2 Quartus II软件的使用步骤QuartusII中新建中新建Verilog HDL文件文件3.3.输入设计文件输入设计文件 程序输入界面程序输入界面子任务2 Quartus II软件的使用步骤程序编译界面程序编译界面4.4.程序编译程序编译子任务2 Quartus II软件的使用步骤5.5.程序仿真程序仿真 （a a）新建波形仿真文件）新建波形仿真文件 （b b）设置仿真）设置仿真NodeNodeQuartusIIQuartusII仿真文件设置仿真文件设置子任务2 Quartus II软件的使用步骤5.5.程序仿真程序仿真

6、 输入输出仿真波形输入输出仿真波形想一想想一想议一议议一议1 1Quartus IIQuartus II软件的功能是什么？软件的功能是什么？2 2如何新建一个工程文件，需要注意如何新建一个工程文件，需要注意什么？什么？3 3如何新建如何新建Verilog HDLVerilog HDL编程文件并正编程文件并正确输入程序？确输入程序？4 4程序如何编译？程序如何编译？5 5仿真时输入、输出波形如何设置？仿真时输入、输出波形如何设置？子任务2 Quartus II软件的使用步骤5.1.1 概述5.1.2 简单可编程逻辑器件5.1.3 复杂可编程逻辑器件5.1.4 现场可编程逻辑器件5.1.1 概述概

7、述 可编程逻辑器件包括简单可编程逻辑器件（SPLD）、复杂可编程逻辑器件（CPLD）、现场可编程逻辑器件（FPGA）。 从SPLD、CPLD到FPGA，这三类可编程逻辑器件的集成度、复杂度和性能是不断提高的，它们产生的年代也是各不相同的。5.1.2 简单可编程逻辑器件简单可编程逻辑器件 简单可编程逻辑器件可分为PROM、PLA、PAL和GAL等不同种类的器件。 这些SPLD器件的结构可以统一概括为下图所示的基本结构，由输入电路、与阵列、或阵列和输出电路四部分组成。SPLD器件的基本结构器件的基本结构5.1.2 简单可编程逻辑器件简单可编程逻辑器件未编程的未编程的PROM结构结构1.PROM1.

8、PROM器件器件5.1.2 简单可编程逻辑器件简单可编程逻辑器件未编程的未编程的PLA结构结构1.PLA1.PLA器件器件5.1.2 简单可编程逻辑器件简单可编程逻辑器件未编程的未编程的PAL结构结构3.PAL3.PAL器件器件4.GAL4.GAL器件器件CPLD器件的基本结构器件的基本结构5.1.3 复杂可编程逻辑器件复杂可编程逻辑器件CPLD器件通常可以实现数千至上万个等效逻辑门，同时CPLD器件的集成度、速度和体系结构的复杂度也在不断提高。5.1.4 复杂可编程逻辑器件复杂可编程逻辑器件 FPGA是一种高密度的可编程路基器件，其集成密度最高达500万门/片以上。 从CPLD发展到FPGA

9、器件，并不仅仅是规模和集成度的进一步提升，FPGA器件的体系结构远远复杂于CPLD器件，FPGA器件更适合于实现规模更大，寄存器更加密集的针对数据路径处理的复杂设计，FPGA器件具有更加灵活的布线策略，更多的输入/输出引脚数目。 在集成度不高的设计中，CPLD器件往往以价格优势取胜，而在更高集成度的设计中，FPGA器件则以较低的总体逻辑开销取胜。5.2.1 Verilog HDL简介5.2.2 Verilog HDL的基本结构5.2.3 Verilog HDL的数据类型5.2.4 Verilog HDL运算符及表达式5.2.5 Verilog HDL的基本语句5.2.1 Verilog HDL

10、简介简介Verilog-95Verilog-2001Verilog-AMSVerilog-2005Verilog HDL5.2.2 Verilog HDL基本结构基本结构模块化结构模块化结构module（）endmodule5.2.3 Verilog HDL数据类型数据类型1.常量：常量：2.变量：变量：3.数组：数组：数字常量符号数字常量线型变量寄存器型变量5.2.4 Verilog HDL运算符及表达式运算符及表达式1.注释：注释：2.运算符：运算符：单行注释，以“/”开头；多行注释，以“/*”开始，以“*/”结束。相等和全等运算符位运算符位拼接运算符缩减运算符5.2.4 Verilog HDL基本语句基本语句1.条件语句条件语句：2.条件语句条件语句：3.循环循环语句语句：4.结构说明语句：结构说明语句：Thanks！