VCS命令详解（一）：编译命令.docx

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1、VCS命令详解（）：编译命令VCS仿真命令详解本中所有命令基于VCS2014版编译时候的命令（按字母排序）A-ams：允许在VCS两步模式下使Verilog-AMS代码。-ams_discipline ：在VCS两步模式下，指定VerilogAMS中的默认离散规则。-ams_iereport：在VCS 两步模式下提供动插的连接模块（AICM）信息。-as ：指定备汇编器。仅适于增量编译模式，这是默认设置。 IBM RS / 6000 AIX不持。-ASFLAGS ：将选项传递给汇编器。IBM RS / 6000 AIX不持。-assert keyword_argument如下 disable_

2、cover：禁SVA覆盖率的报表。dumpoff：禁在VPD波形件中存储SVA信息。dve：在您加载到DVE中的VPD件中启SystemVerilog断跟踪。 通过此跟踪，您可以查看断图。 enable_diag：使运时选项进步控制SystemVerilog断结果报告。filter_past：忽略包含尚未超过历史记录阈值的过去运算符的SystemVerilog断序列。 vpiSeqBeginTime：使您能够查看使Debussy时SystemVerilog断序列开始的仿真时间。 vpiSeqFail：使您可以查看使Debussy时SystemVerilog断序列不匹配的仿真时间。+acc +

3、1 | 2 | 3 | 4旧样式的法可在整个设计中启PLI ACC功能。 1启除断点和延迟注释之外的所有功能。2启1启的功能，再加上络和寄存器的值更改的断点。3启2启加上模块路径延迟注释。4启3启加上门延迟注释。+ad = ：指定于混合信号仿真的分区件。+allmtm：允许您在运时使+ mindelays，+ maxdelays或+ typdelays运时选项指定min：typ：max延迟值三重态中已编译SDF件中的哪些值。+applylearn + ：编译您的设计以仅启在先前的设计仿真过程中进调试操作所需的ACC功能。+ vcs + learn + pli运时选项在名为pli_learn.t

4、ab的件中记录了使ACC功能的位置。如果不更改件名或位置，则可以从此选项中省略+ 。+autoprotect ：创建个受保护的源件；所有模块均已加密。+auto2protect ：创建个受保护的源件，该件不对模块头中的端连接列表进加密；所有模块均已加密。+auto3protect ：创建个受保护的源件，该件不加密模块头中的端连接列表或第个端声明之前的任何参数声明；所有模块均已加密。B+bidir + 1：告诉VCS在找到双向注册混合信号络时完成编译。C-C：在成中间C或汇编代码之后停。-cc：指定和替代C编译器。-CC：与-CFLAGS相同。-CFLAGS：将选项传递给C编译器。 允许使多个-

5、CFLAGS。 允许传递C编译器优化级别。-cm line|cond|fsm|tgl|branch|assert指定针对指定的覆盖率类型进编译。 参数指定了覆盖范围的类型: line：编译覆盖率如果您希望VCS编译多种类型的Coverage，使加号（+）作为参数之间的分隔符例如：-cm line + cond + fsm + tglcond：编译条件覆盖率 fsm：编译状态机覆盖率 tgl：编译翻转覆盖率 branch：编译分覆盖率 assert：编译断覆盖率-cm_assert_hier ：将断覆盖率的范围限制为指定件中。-cm_cond由个或多个参数指定的修改后的条件覆盖率： basic：

6、只有逻辑条件，没有多个条件。std：仅逻辑和敏感条件。full：完整的逻辑和逻辑，多种情况，不敏感条件。 allops：逻辑和逻辑条件。event：事件控制的敏感列表位置中的信号都是条件。 anywidth：启需要超过32位的条件for：如果启for循环，则启条件。 tf：在户定义的任务和功能中启条件。sop：条件SOP覆盖率不是敏感条件。还告诉VCS，当它读取包含按位XOR和按位XNOR运算符的条件表达式时，会将表达式简化为否定和逻辑AND或 OR。-cm_constfile ：指定列出信号和0或1值的件。 VCS会针对线路和条件覆盖范围进编译，就好像这些信号永久处于指定值，并且您包含了-c

7、m_noconst选项样。-cm_count：启cmView执以下操作： 在翻转覆盖范围中，不仅信号是否从0切换到1以及从1切换到0，还切换了信号切换的次数。在 FSM覆盖范围中，不仅FSM是否达到状态都具有这种过渡，且它的执次数在条件覆盖率中，不仅要满是否满条件，还要满条件的次数在覆盖率中，不仅要执条线，还要执多少次。-cm_dir ：指定coverageDatabase录的备名称和位置。-cm_fsmcfg ：指定状态机覆盖率配置件。-cm_fsmopt ：关键字参数如下：allowTemp：当对持有当前状态的变量进间接分配时，允许提取FSM。optimist：指定当VCS在FSM覆盖范围

8、内提取FSM时识别法过渡。 然后，cmView会在报告件中报告法转换。 report2StateFsms：默认情况下，VCS不会提取两个状态的FSM。 此关键字告诉VCS提取它们。reportvalues：指定报告保存个“热”或“热位” FSM的当前状态的reg的值转换，其中存在于保存当前和下状态的信号的位数的参数。reportWait：当为保持当前状态的信号分配了相同的状态值时，使VCS能够监视过渡。 reportXassign：允许提取状态包含X（未知）值的FSM。-cm_fsmresetfiltser ：过滤出由if语句控制的赋值语句中的过渡，其中条件表达式（紧跟关键字if）是您在件中指

9、定的信号。-cm_hier ：在为，条件，FSM或翻转覆盖率进编译时，指定个配置件，该件指定模块定义，源件或模块实例及其层次结构，您希望VCS从覆盖范围中排除它，或者将其作为为覆盖编译的设计的唯部分。-cm_ignorepragmas：告诉VCS忽略覆盖率指标的语表。-cm_libs yv|celldefine：当包含yv参数时，指定为Verilog库中的coverage源件进编译。当包含celldefine参数时，指定在celldefine编译器指令下的coverage模块定义的编译。您可以使加号（+）分隔符指定两个参数。-cm_line contassign：启覆盖以进连续分配。-cm_n

10、ame ：作为编译时或运时选项，指定中间数据件的名称。-cm_noconst：告诉VCS不要监视由于信号始终为1或0值永远法满的条件或永远法执的线路。-cm_pp gui|batch告诉VCS启动cmView，默认情况下启动cmView n批处理模式以写报告： gui：指定启动cmView图形户界，不是编写报告。batch：指定以批处理模式启动cmView以编写报告。此关键字参数不是必需的，因为批处理模式是默认条件。您在此选项及其参数的右侧输cmView命令选项。-cm_resetfilter：您可以在由if语句控制的分配中过滤掉FSM覆盖范围转换，其中条件表达式（在if关键字之后）是您在件中

11、指定的信号。 可以在任何模块或件中指定的模块上的指定信号上进过滤。 您还可以指定FSM以及信号是真还是假。-cm_tglfile ：指定在运时显件中输的顶级模块实例指定的个或多个层次结构的总切换计数。-cm_tgl mda：为Verilog 2001和SystemVerilog未打包的多维数组启翻转覆盖。-cpp：指定个C +编译器。+charge_decay：使trireg络中的电荷衰减。如果将trireg连接到晶体管开关（双向传递），例如tran，rtran，tranif1或rtranif0，则电荷衰减将不起作。+ cli + = 1 | 2 | 3 | 4启CLI调试。1使您可以查看络和

12、寄存器的值以及将值存寄存器。2还启络和寄存器的值更改的断点。3还使您能够在上强制赋值。4还使您可以在寄存器上强加个值。您可以指定模块以仅对模块实例启CLI调试。+ cliedit：使您可以使UNIX GNU命令编辑界输CLI命令。有关下载和设置信息，请参见 VCS / VCSi户指南。+ csdf +预编译：将SDF件预编译为种格式，供VCS在编译Verilog代码时进解析。+ csdf + precomp + dir + ：指定您要VCS在其中写预编译的SDF件的录路径。+ csdf + precomp + ext + ：指定在预编译的SDF件的件扩展名之外添加“ _c”字符串的替代法。D-

13、debug：启UCLI命令和DVE的使。-debug_all：启UCLI和DVE的使。 还启步进。-doc：启动浏览器以显VCS / VCSi档的HTML件。-dve_opt ：您可以使称为-dve_opt的参数将DVE参数从simv传递到DVE。 每个DVE参数必须在-dve_opt参数之后。 如果参数需要其他选项，则需要使=号（例如-dve_opt -session = file.tcl）。+define+=value：定义本宏。使ifdef编译器指令在Verilog源代码中测试此定义。+delay_mode_distributed：指定忽略模块路径延迟，并且仅在所有门，开关和连续分配上使

14、延迟规范。+delay_mode_path： 对于具有指定块的模块，请忽略所有门和开关上的延迟规范，并仅在连续分配时使模块路径延迟和延迟规范。+delay_mode_unit ：指定忽略模块路径延迟，并将所有门，开关和连续分配上的所有延迟规范更改为源代码中所有timescale编译器指令的最短时间精度参数。+delay_mode_zero：将所有门，开关和连续分配上的所有延迟规格更改为零，并将所有模块路径延迟更改为零。+deleteprotected： 进源代码保护时，允许覆盖现有件。E-e ：指定PLI应程序中main（）例程的名称。+error+ n使您可以在编译时将最NTB错误数增加到n

15、.F-f ：指定个件，其中包含源件的路径名列表和编译时选项。-F ：与-f选项相同，但是允许您指定件的路径，并且件中列出的源件不必是绝对路径名。-file filename：此选项于解决使-f或-F选项指定的件中的条时可能遇到的问题。 该件可以包含更多的编译时选项和不同类型的件。 它可以包含于控制编译的选项以及PLI选项和标件。 您还可以在此件中使转义字符和元字符，例如$，和！。 并且它们会扩展，例如：-CFLAGS -I$VCS_HOME/include/my/pli/code/$ PROJECT/treewalker.o-P /my/pli/code/$PROJECT/treewalker

16、.tab-full64：在64位模式下编译设计，并创建个64位可执件以在64位模式下进仿真。G-gen_asm：指定成中间汇编代码。 IBM RS / 6000 AIX不持。-gen_c：指定成中间C代码。 这是IBM RS / 6000 AIX中的缺省值。-gen_obj：成标代码； 在Linux，Solaris和HP平台上默认为IBM RS / 6000 AIX不持。H-h or -help：列出最常的编译时和运时选项的描述。I-ID：显计算机的主机ID或加密狗ID。-ignore ：关键字参数如下：unique_checks：禁显有关SystemVerilog unique if和uni

17、que case语句的警告消息。 priority_checks：禁显有关SystemVerilog优先级if和优先级案例的警告消息。all：禁显有关SystemVerilog独特的if，unique case，priority if和priority case语句的警告消息。+incdir + ：指定录，该录包含使include编译器指令指定的件。 您可以指定多个录，并+字符分隔每个路径名。+libext + ：指定VCS仅在具有指定扩展名的Verilog库录中搜索源件。您可以指定多个扩展名，并+字符分隔每个扩展名。例如，+ libext +。v指定不带扩展名的搜索库件和带.v扩展名的库件。

18、输-y选项时，请输此选项。+liborder：指定在vcs命令后的库中搜索模块定义，该库中包含个未解决的实例，然后在vcs命令中使未解决的实例搜索该库之前的库。+librescan指定始终使vcs命令上指定的第个库开始搜索未解析的模块定义。+libverbose： 当VCS在Verilog库录中的源件中找到模块定义时，告诉VCS显条消息，该消息可解析VCS在源件，库件或库录中的另个件中读取的模块实例化语句。+lint = no ID | none |all，：启或禁有关您的Verilog代码的Lint消息。J-j：指定于并编译的进程数。 j字符和数字之间没有空格。L-l ：（写L）指定志件，如

19、果您包括-R，-RI或-RIG选项，则VCS将在其中记录编译消息和运时消息。-ld ：指定备链接器。-LDFLAGS ：将选项传递给链接器。仅适于增量编译模式。-line：在DVE中启单步执代码和源断点的功能。-lmc-swift：启LMC SWIFT接。-lmc-swift-template ：为SWIFT模型成Verilog模板。-l：将库链接到成的可执件。-load :：指定VPI应程序在共享库中的注册例程。M-Marchive=：告诉链接器创建包含指定数量的模块定义的临时对象件。如果链接器命令上的标件过多导致命令缓冲区溢出，请使此选项-Mdelete：当make件中的chmod -x

20、simv命令法更改旧simv可执件的权限时，请使此选项，以免发这种情况。 此选项 make件中的rm -f simv命令替换此命令。-Mlib=：指定VCS在其中查找描述符信息的录，以查看是否需要重新编译模块。 还指定标件的中位置。 您可以使此选项进共享增量编译。-Mmakeprogram=：于制作对象的程序（默认为make）。-Mupdate=0：默认情况下，VCS会在两次编译之间覆盖Makefile。 如果希望在编译之间保留Makefile，请使0参数输此选项。输不带0参数的参数指定默认条件，即增量编译并更新Makefile。+maxdelays：在延迟规范SDF件中遇到min：typ：m

21、ax值时，请使最值。+memcbk启内存和多维数组（MDA）的回调。如果您的设计有记忆或MDA并且正在执，请使以下任何项：1在模拟过程中写VCD或VPD件。对于VCD件，在运时，还必须输+ vcs + dumparrays运时选项。对于VPD件，必须输$ vcdplusmemon系统任务。 VCD和VPD件于DVE的后处理或使SmartDebug的调试。2. 使VCS / SystemC接3. 使DVE进交互式调试 4.为Debussy编写FSDB件5.使任何调试接应程序-VCSD / PLI（acc / pli）需要在内存或MDA上使值更改回调。如果将这些API于内存或MDA，则 acc_a

22、dd_callback，vcsd_add_callback和vpi_register_cb之类的API需要此选项。+memopt：应优化以减少内存。有关更多信息，请参见 VCS / VCSi户指南。+mindelays：在延迟规范和SDF件中遇到min：typ：max值时，请使最值。+multisource_int_delays：启多源互连延迟。N-negdelay：在SDF件的IOPATH和INTERCONNECT条中启负值。-noIncrComp：禁增量编译。-notice：启详细的诊断消息。-ntb：启 OpenVera语参考册：本机TestBench中描述的OpenVera Testb

23、ench语构造。-ntb_cmp：编译并成测试平台外壳程序（file.vshell）和共享对象件。与设计件分开编译.vr件时，请使此选项。-ntb_define ：在命令上指定任何OpenVera宏名称。您可以使+分隔符指定多个宏名称。-ntb_filext ：指定OpenVera件扩展名。 您可以使+分隔符指定多个件扩展名。-ntb_incdir ：指定OpenVera件的包含录路径。 您可以使+分隔符指定多个包含录。-ntb_noshell：告诉VCS不要成外壳件。重新编译测试台时使此选项。-ntb_opts The keyword arguments are as follows:che

24、ck：当超出范围或法的数组访问时，在编译或模拟过程中报告错误。dep_check：启依赖性分析和增量编译。检测具有循环依赖性的件，并在VCS法确定先编译哪个件时发出错误消息。 no_file_by_file_pp：默认情况下，VCS会对每个输件进逐个件预处理，并将合并的结果提供给解析器。此参数禁此为。 print_deps=：输此参数和dep_check参数。此参数告诉VCS在屏幕上或指定的件中显源件的依赖性。tb_timescale=：指定测试平台的替代时标。 时间刻度采Verilog格式（例如10ns / 10ns）。use_sigprop：启信号属性访问功能。 （例如，vera_get_

25、ifc_name（）。 vera_portname：指定以下内容：Vera Shell模块的名称为vera_shell。接端名为ifc_signal。绑定信号的名称例如为： if_signal 3：0。您可以使+分隔符输多个关键字参数，例如： -ntb_opts use_sigprop + vera_portname-ntb_shell_only：仅成个.vshell件。 与设计件分开编译测试平台时，请使此选项。-ntb_sfname ：指定测试平台外壳的件名。-ntb_sname ：指定VCS在其中写testbench shell模块的名称和录。-ntb_spath：指定VCS在其中写测试平

26、台外壳程序和共享对象件的录。 默认值为编译录。-ntb_vipext ：指定OpenVera加密模式件扩展名，以标记要在OpenVera加密IP模式下处理的件。 与-ntb_filext选项不同，默认的加密模式扩展名.vrp，.vrhp不会被覆盖，并且始终有效。 您可以使+分隔符同时传递多个件扩展名。-ntb_vl ：指定所有Verilog件的编译，包括设计，testbench shell件和顶级Verilog模块。+nbaopt：从设计中所有阻塞分配语句中删除分配内延迟。+neg_tchk： 在计时检查中启负值。+nocelldefinepli + 0 | 1 | 2于指定VPD件在VPD件

27、中记录的有关celldefine编译器指令下定义的络和寄存器的信息。 0使您能够记录在celldefine编译器指令定义的所有模块中或在使-v或-y编译时选项指定的库中定义的所有模块中，转换时间以及络和寄存器的值。1禁记录在celldefine编译器指令定义的所有模块中的转换时间以及络和寄存器的值。2禁在celldefine编译器指令定义的所有模块中或在-v或-y编译时选项指定的库中定义的所有模块中记录络和寄存器的转换时间以及络和寄存器的值，论这些库中的模块是否在celldefine编译器指令是否存在。+noerrorIOPCWM：当信号连接的输端宽或窄时，将错误条件更改为警告条件，从允许VC

28、S在显警告消息后创建simv可执件。+nolibcell ：指定不将库中的模块定义为单元，除它们在celldefine编译器指令下。+nospecify：在指定块中抑制模块路径延迟和时序检查。+notimingcheck:在指定块中禁计时检查。+nowarnTFMPC：在Verilog编译期间禁显“模块端连接太少”警告消息。+no_notifier：禁在某些计时检查系统任务中指定的通知程序寄存器的切换。+no_tchk_msg：禁时序检查警告消息的显，但不禁时序检查中通知程序寄存器的切换。 这也是个运时选项。O-o ：指定作为编译产物的可执件的名称。默认名称为simv。-ovac：启动OVA编

29、译器，以在vcs命令上检查OVA件的语法。-ova_cov：启功能覆盖。-ova_cov_events：启表达式的功能覆盖率报告。-ova_cov_hier ：将功能覆盖范围限制在指定件中列出的模块实例。-ova_debug或-ova_debug_vpd： 启OVA尝试转储到VPD中的功能。-ova_file ：指定个OpenVera断件。如果件名具有.ova扩展名，则不需要。-ova_filter_past：对于使过去运算符定义的断，请忽略过去历史记录缓冲区为空的这些断。例如，在模拟的开始，过去的历史记录缓冲区为空。因此，应该忽略第个采样点和后续采样点的检查/禁，直到相对于采样点已填充了过去

30、的缓冲区为。-ova_filter_last：忽略包含尚未超过历史阈值的过去运算符的断序列。-ova_enable_diag：启运时选项以控制功能覆盖率报告。-ova_inline：启编译在Verilog源件中编写的OVA代码。-ova_lint：启OVA linter的般规则-ova_lint_magellan：为OVA linter启麦哲伦规则。-override-cflags：告诉VCS不要将其默认选项传递给C编译器。-override_timescale = / ：覆盖源代码中所有timescale编译器指令的时间单位和精度单位，并且像- timescale选项样，为第个timesca

31、le编译器指令之前的所有模块定义分配时标。P-P ：指定个PLI表件。-parameters ：将件中指定的参数更改为件中指定的值。 件中的语法如下：分配 参数的路径类似于层次结构名称，除了您使斜杠字符（/）不是句点作为分隔符。-platform：返回VCS安装录中平台录的名称。-pvalue + = value：将指定的参数更改为指定的值。+optconfigfile + ：指定VCS配置件。+overlap：对于在时序检查中负延迟值指定的相同信号，可以对多个不重叠的冲突窗进精确仿真。请参见 VCS / VCSi户指南中的“使多个不重叠的窗”部分。+pathpulse：允许在指定块中搜索PA

32、THPULSE $规范。+pli_unprotected：启对正在创建的受保护源件中的模块的PLI和CLI访问（通常对受保护模块禁PLI和CLI访问）。+plusarg_save：在使-f选项指定的件中输此选项，以便VCS将以件后跟加号+字符开头的选项传递给simv可执件。+plusarg_ignore：还要在使-f选项指定的件中输此选项，以使VCS不会将件中后的选项传递给simv可执件。将此选项与+ plusarg_save选项起使，以指定不应传递其他选项。+print + bidir +warn：告诉VCS显双向已注册混合信号络的列表。+protect：创建个受保护的源件；仅加密保护/端保

33、护区域。+pulse_e / ： 指定标记为错误，并为宽度于或等于number参数指定的模块路径延迟百分的任何路径脉冲驱动X。+pulse_int_e / ： 与+ pulse_e选项相同，但仅适于互连延迟。+pulse_int_r / ：与+ pulse_r选项相同，但仅适于互连延迟。+pulse_on_event：指定当VCS遇到短于模块路径延迟的脉冲时，VCS等待直到模块路径延迟过去，然后在模块输出端上驱动X值并显错误消息。+pulse_on_detect：指定当VCS遇到短于模块路径延迟的脉冲时，VCS即在模块输出端上驱动X值，并显错误消息。它不会等到模块路径延迟过去。+pulse_r

34、 / ：拒绝宽度于模块路径延迟数百分的任何脉冲。+putprotect + ：指定受保护件的标录。Q-q：禁VCS编译器消息。R-R：VCS将可执件链接在起后，即运可执件。您可以将任何运时选项添加到vcs命令。+race： 指定VCS在仿真过程中成设计中所有竞争状况的报告，并将此报告写race.out件中。+race=all：在编译过程中分析源代码，以查找导致竞争条件的编码样式。+raced：指定VCS在仿真过程中成个有关种族和endrace编译器指令之间设计中竞争状况的报告，并将此报告写race.out件中。+race_maxvecsize = ： 指定动态种族检测具为其寻找竞争条件的最量信

35、号。+rad：在您的设计上执Radiant Technology优化。S-s：在开始时停仿真。将此选项与-R和cli起使。-sim_res = ：定义模拟分辨率。它还为分析后没有时间表的模块定义了时间表。-sv_pragma：指VCS编译单或多注释中紧随sv_pragma关键字的SystemVerilog断代码。-sysc：告诉VCS在./csrc录中查找包含由VCS / SystemC协同仿真接定义的包装程序和接件的录，以连接混合Verilog和 SystemC设计的Verilog和SystemC部分-syslib ：指定要与运时可执件链接的系统库。+sdfprotect ：创建个受保护的S

36、DF件。+sdf_nocheck_celltype ：告诉VC在从SDF件向模块实例注释延迟值之前，不要检查以确保SDF件中的CELLTYPE条与模块实例的模块标识符不匹配。+sdfverbose：允许显有关SDF反向注释的多个警告和多个错误消息。+spl_read：告诉VCS将输出端视为输端，以便于跨模块边界进更准确的多驱动程序竞争分析。 此选项可能会对运时性能产不利影响。+systemverilogext + ：指定包含SystemVerilog源代码的源件的件扩展名。T-timescale = / ：如果只有些源件包含timescale编译器指令，那些未在vcs命令上先出现，则使此选项为

37、这些源件指定时间标度。+tetramax：在零延迟模式下模拟TetraMAX的测试平台时输此选项。TetraMAX可以运simv可执件。此选项告诉VCS准备simv可执件以供TetraMAX使。+timopt + ：启时序检查优化，+ 参数指定设计中最快时钟的时钟周期。有关此选项的更多信息，请参考 VCS / VCSi户指南。启动Timopt时序优化器。 + 参数指定设计中最快时钟的时钟周期。 Timopt将时序优化应于您的设计。 Timopt还会在当前录中写timopt.cfg件。该件包含不确定的时序设备的时钟信号和模块定义。您编辑此件并在没有+ 参数的情况下重新编译以获得更多的Timopt

38、优化。+transport_int_delays：通过单脉冲源络的全脉冲控制实现传输延迟。+transport_path_delays：打开I / O路径的传输为。+typedelays：在延迟规范和SDF件中遇到min：typ：max值时，请使典型值。U-u：将标识符中的所有字符更改为写。-ucli：在运时指定UCLI模式。-use_vpiobj：于指定vpi_user.c件，使您可以使vpi_register_systf VPI访问例程。V-V 启详细模式。-v 指定个Verilog库件以搜索模块定义。-vera：指定标准VERA PLI表件和对象库。-vera_dbind：指定于动态绑定

39、的VERA PLI表件和对象库。-Vt：启警告消息并显每个命令使的时间。+v2k：启1364-2001标准中新的Verilog构造的使。+ vc abstract +allhdrs +list使DirectC界在您的Verilog代码中启C / C +函数的直接调。 可选后缀指定以下内容：+abstract指定您正在使抽象访问槽vc_handles来访问Verilog参数的数据结构。+ allhdrs写vc_hdrs.h件，其中包含可在Verilog代码中使的外部函数声明。+list在屏幕上显您在Verilog源代码中调的所有功能。+vcs + dumpvars：在您的Verilog代码中输$

40、 dumpvars（不带参数）的替代法。+vcs + flush + log：增加刷新编译和模拟志件缓冲区的频率。+vcs + flush + all：于输+ vcs + flush + log，+ vcs + flush + dump和+ vcs + flush + fopen所有三个选项的快捷式选项。+vcs + initmem + 0 | 1 | x | z：初始化设计中所有存储器的所有位。+vcs + initreg + 0 | 1 | x | z：初始化设计中所有寄存器的所有位。+vcs + lic + vcsi：签出三个VCSi许可证以运VCS。+vcsi + lic + vcs：

41、当所有VCSi许可证都在使中时，签出VCS许可证以运VCSi。+vcs + lic + wait：告诉VCS如果没有可的络许可证。+vcsi + lic +wait：告诉VCSi如果没有可的络许可证。+vcs + vcdpluson：$ vcdpluson选项的编译时替代。 + vcs + vcdpluson开关启整个设计的转储。但是，您将需要使调试开关（例如-debug_pp）来转储数据。+vcs + mipdexpand：旨在与+ oldsdf起使。当在运时从ASCII本SDF件中回注SDF延迟值时，如果SDF件包含端的各个位的PORT条，则使此编译时选项可使VCS对这些PORT条延迟值进回注。使此编译时选项可使PLI应程序将延迟值传递给端的各个位。+verilog1995ext + ：为包含Verilog 1995源代码的源件指定件名扩展名。+verilog2001ext + ：为包含Verilog 2001源代码的源件指定件名扩展名。+vhdllib + ：此选项指定VHDL逻辑库，以于在Verilog设计中实例化的VHDL设计实体实例。+vpi：启VPI PLI访问例程的使。W+ warn = no ID | none |all， ：启或禁警告消息。Y-y ：指定Verilog库录以搜索模块定义。