32通道声发射特征参数的实时提取——现场可编程门阵列的设计.pdf

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1、32通道声发射特征参数的实时提取 现场可编程门阵列的设计夏展宏,刘时风(清华大学 机械工程系,北京 100084)摘 要:采用硬件描述语言VHDL (very2high2speed integrated circuit hardware description lan2guage)设计出现场可编程门阵列(FPGA)芯片,实时提取32通道的声发射信号的两个特征参数(到 达时间和声发射振铃计数) ,以实现声发射源定位以及强度评价。 关键词:声发射检验;声发射信号;现场可编程门阵列中图分类号:TG115. 28 文献标识码:A 文章编号:100026656(2003)0820390204ACQUIS

2、ITION OF 322CHANNEL ACOUSTIC EMISSION PARAMETERS :DESIGN OF FIELD PROGRAMMABLE GATE ARRAYXIA Zhan2hong, LIU Shi2feng(Department of Mechanical Engineering , Tsinghua University , Beijing 100084 , China)Abstract :An FPGA(field programmable gate array) chip was developed with VHDL(very2high2speed integ

3、rated cir2cuit hardware description language) for real2time picking2up of two acoustic emission parameters(arriving time Acoustic emission signal ; Field programmable gate arrayFPGA1 ,2是一种可由用户根据所设计的数字 系统要求,在现场自由配置和定义的高密度专用数字集成电路。FPGA将现代VLSI(超大规模集成电 路)逻辑集成的优点和可编程器件设计灵活、 上市快 速的长处相结合,使设计者在FPGA开发系统软件 的支

4、持下,现场直接根据系统要求定义和修改逻辑 功能,短期内即可完成大规模复杂数字系统的设计。基于上述优点,FPGA已广泛用于现代电子系统,成 为系统设计及ASIC(专用集成电路)验证的一种重 要手段。VHDL3语言最初是在20世纪80年代后期由 美国国防部开发的,1987年12月由IEEE标准化(定为IEEE 10761987标准,1993年进一步修订,定为ANSI/ IEEE 10761993标准) ,成为IEEE的 工业标准,VHDL语言已经广泛应用于数字系统收稿日期:2002206217基金项目:北京市自然科学基金资助项目(3011001)设计领域。 与系统硬件设计的传统方法相比,VHDL语

5、言的优点是 功能强大,可进行系统级的硬件描述。 与具体器件和工艺无关,设计者在用VHDL进 行系统设计时不必十分熟悉器件的结构。作为 一种IEEE的工业标准,VHDL语言使设计成果便 于共享和复用。具有很好的可移植性,用VHDL语言可以把综合到FPGA的设计很容易地转成A2SIC的设计。 笔者将上述技术应用于声发射检测,用VHDL 语言设计FPGA芯片,以实现32通道声发射信号特 征参数的实时提取。1 用VHDL进行FPGA设计1. 1 FPGA芯片的输入输出信号 根据声发射检测的实际情况以及预期所要实现 的功能,所设计的FPGA芯片输入输出信号见图1。093第25卷第8期 2 0 0 3年8

6、月无损检测 NDTVol. 25 No. 8 Aug . 2 0 0 3 1995-2004 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved.标准分享网 w w w .b z f x w .c o m图1 FPGA芯片的输入输出信号(虚线框内)1. 1. 1 输入信号(1)复位信号Reset该信号采用异步复位的方式,用于整个芯片的复位,并建立初始状态。(2)时钟信号Clock该信号给整个芯片以同步方式工作提供时钟,同时还为记录信号到达时间提供基准。时钟频率的高低取决于声发射信号的频率、 声发射源定位精度要求以及FPGA的

7、最高工作速度,在满足FPGA工作速度的前提下,时钟频率越高,可记录声发射信号的频率也越高,记录到达时间的精度也越高(通常记录的最大误差为一个时钟周期) ,相应记录的位数(即计数器的位数)也越长。笔者初步设定时钟频率f= 30MHz。该频率可以满足32通道的声发射信号频率(典型声发射信号为几百千赫)的要求。FPGA芯片记录的到达时间误差最大为一个时钟周期,因此产生的定位最大误差为=v f(1)式中 v 声速(在金属压力容器中,声速通常取3 000m/ s) 代入数据得= 0. 1mm ,由此可见笔者设计的FP2GA芯片在记录到达时间方面具有很高精度,所产生的定位误差很小,与检测中其它因素引起的定

8、位误差相比可忽略不计。(3) 32通道振铃脉冲信号ENEN由声发射信号与比较器的比较电平相比较而产生,一旦声发射信号越过预先设定的参考门限,就产生振铃脉冲,对应的EN有效,在满足一定条件下,芯片将记录该振铃脉冲的到达时间、 振铃计数和相应的通道号,同时输出标志位。(4)事件延时信号TL在声发射检测中,为了消除由于边界反射以及频散产生的影响,引进了事件延时信号,事件延时的取值与声发射信号的强弱、 传播距离以及介质的厚 度等因素有关4,TL应能选择,并有一定范围。笔者用16位数据宽度来表示事件延时值TL , 由此得到TL的范围为02. 2ms。1. 1. 2 输出信号(1)信号到达时间该输出信号用

9、于记录声发射信号的到达时间。其数据宽度决定发射检测中两个声发射信号之间的最大距离Lmax,通常情况下Lmax50m ,因此可根 据该值来确定数据宽度NLmax= v2Nf(2)N =log2Lmaxf v(3)代入数据得N= 18.9,因此取N= 19即可满足上 述要求。(2)通道号该信号用于记录声发射信号所对应的通道号,总数为32通道,因此可用5位数据宽度来实现。(3)振铃计数该信号用于记录一个声发射信号所产生的振铃脉冲数。由于最终得到的数据将以PCI总线方式 进行传送,因此总的输出数据宽度是32位,由此可 得振铃计数的数据宽度为8位,从而得到记录的最大振铃数为256 ,通常能满足声发射信号

10、的要求。 (4)标志位高电平有效,用于表示FPGA已经记录到声发射信号特征参数,便于后续电路读取这些特征参数。1. 2 用VHDL进行功能描述5VHDL语言具有Top2Down(自顶而下)的设计特点,因此在进行FPGA芯片设计时,可利用这一 特点按实现功能把整个模块分成多个子模块,然后 在VHDL的顶层文件中调用这些模块,实现预期的功能。笔者把整个模块分为三个子模块,即系统计 时模块、 单通道记录模块以及32通道选通模块。以下具体阐述上述子模块及顶层模块的设计。1. 2. 1 系统计时模块 (1)实现功能 该模块用于提供32通道一个统一的时间刻度,并给单个通道记录模块提供声发 射信号到达时间。

11、(2)设计方案 该模块为带复位输入和进位输出的19位同步计数器,复位输入用于整个芯片的复 位,计数器满,即一次采样结束(采样时间长度为17. 5ms)时将输出一个进位脉冲,用于复位32个单193夏展宏等: 32通道声发射特征参数的实时提取 现场可编程门阵列的设计 1995-2004 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved.标准分享网 w w w .b z f x w .c o m通道记录模块,进行下一次采样。1. 2. 2 单通道记录模块 (1)实现功能 该模块在声发射信号越过参考门限时,记录对应通道信号到达时间

12、以及振铃计数, 同时产生信号有效标志位。(2)设计方案 为提高工作速度以及电路的稳定性,可用同步方法来设计,由于记录过程的时序较 复杂,可以利用VHDL状态机模型(图2)来实现。 以下对状态机中各状态进行简单描述:图2 记录模块的状态机模型示意图comp-counter 用于记录相邻两个脉冲时差的计数器(a) Start 在复位信号有效的情况下进入此状态。此时整个模块处于初始状态。(b) Record 当EN =1 时,模块进入Record状态。该状态下,模块记录信号到达时间以及上一个信号的振铃计数值,并把标志位flag置1,同时把comp-counter清0。(c) Idle Record状

13、态结束后,紧接着下一个时钟周期进入此状态。在Idle状态下,comp-counter开始计数。同时模块开始查询前面通道的flag是否为1,若是,则该通道把记录的数据保持住,flag继续置1(通道0除外) ,直到前面的数据读取完(即flag为0)才开始读取该通道的数据,读取完毕把该通道的flag清0。(d) Waiting EN =0 时进入此状态。在Waiting状态下,comp-counter继续计数,同时模块等待下一振铃脉冲的到来。(e) Judge 当下一个振铃脉冲出现(EN =1)时,电路进入此状态。在Judge状态下,模块立刻把内部comp-counter计数器的当前值与TL进行比较

14、。若comp-counterTL ,则表示这是一个新的声发射信号,电路接下来进入record状态;反之若comp-counter TL ,则表示这个脉冲与前面一个脉冲是同一个声发射信号,zl-counter加1 ,并且comp-counter清0 ,以用于进行下一次判断,电路进入Idle状态。通过建立上述状态机模型,就可以完成单通道记录模块的设计,该模块可以作为一个子模块,在顶层文件中进行调用。1. 2. 3 32通道选通模块(1)实现功能 该模块用于协调32个单通道记录模块,把记录的数据输出到芯片的输出端口,确保不会产生数据丢失和总线竞争。(2)设计方案 由于每个通道都是并行工作的,因此有可

15、能在某一时刻多个通道同时接收到声发射信号,这样对应模块就会立即记录下该信号的特征参数并输出,而整个芯片的外部输出端在某一时刻只能有一个通道的数据输出。因此在上述情况下就要考虑内部选通的问题。笔者的方案是,定义0通道优先级最高,然后从通道1 ,2 ,31依次递减。这样当第N (0 N31)通道记录下参数,产生标志信号时,需要立即查询其前面的第N- 1, N- 2,1,0的每个通道的标志位是否为1,如果是(表示前面的通道中有新数据并没有读走) ,则该第N通道的标志位一直处于置位状态(即把数据锁存起来) ,直到前面通道的标志位复位后才把该通道的数据读走。这样就可确保各通道的数据不丢失。1.2.4 顶

16、层模块设计顶层模块的功能就是调用上述每个子模块,同时把子模块之间端口正确连接起来构成整个芯片的内部结构,实现预期的功能。顶层结构示于图3。图3 FPGA芯片的内部结构2 FPGA综合、 布局布线和时序仿真2. 1 综合及布局布线在用VHDL进行FPGA芯片设计后,需借助293夏展宏等: 32通道声发射特征参数的实时提取 现场可编程门阵列的设计 1995-2004 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved.标准分享网 w w w .b z f x w .c o mEDA(电子设计自动化)工具进行综合,综合的目的 就是

17、把VHDL语言转换为与FPGA结构相映射的 网表文件,然后再利用布局布线适配器调用网表文 件进行优化和布局,生成FPGA配置文件,用于下 载到具体的目标器件中。笔者使用的综合工具是Synopsys公司的Fpga express ,布局布线工具是Al2tera公司的Max + PlusII ,FPGA芯片是Altera公司 的EP1K100QI20822。2. 2 时序仿真(功能验证) 在完成FPGA的综合和布局布线后,需进行时序仿真,目的是检验设计的结果与预期要求是否一 致。时序仿真已将目标器件的硬件特性(如延时特 性及建立保持时间等)考虑进去了,因此,仿真的结 果与芯片的实际工作状况较吻合。

18、 由于设计的FPGA芯片用于声发射检测中的特征参数提取,因此仿真时的输入信号应与实际声 发射检测情况相符。为此,在时序仿真前,用铅笔芯 断裂来模拟脉冲声发射源。然后通过设定某一参考 门限来得到相应的振铃脉冲,图4和图5分别是用 示波器观察到的断铅信号模拟的声发射信号波形和相应的振铃脉冲。图4 断铅信号模拟的声发射信号波形图5 设定参考门限产生的振铃脉冲(1s/横格)从图5可见,相邻振铃脉冲的最大间隔不到10s ,而振铃脉冲本身的最大脉冲宽度为5s左右。 在进行仿真时,输入信号将按上述要求进行设置。FPGA的时序仿真图示于图6。图中,时钟频 率为30MHz , 32通道的输入脉冲信号( EN0E

19、N31)的脉冲宽度以及相邻两脉冲之间的间隔时间图6 32通道声发射信号特征参数提取波形图与图5中断铅信号模拟出来的声发射振铃脉冲类似。事件延时TL设定为600个时钟周期,相当于20s。整个时序仿真的时间为400s。 首先按先后顺序给每个通道(031)输入一串 脉冲信号,相邻脉冲信号之间的间隔时间小于TL 值。从图6放大部分A (图7)可以看出,芯片将分别记录第一个脉冲信号的到达时间和对应通道号, 同时产生一个时钟周期的高电平脉冲。 然后在某一时刻给32通道同时并行输入脉冲 信号,该脉冲信号与其前面的脉冲信号间隔大于TL值。从图6放大部分B(图8)可以看出,芯片将 按通道号由低到高的顺序,在每个

20、时钟的上升沿依次记录下每个通道第一个脉冲到达时间和对应通道 号以及上一次的振铃计数。由于是连续记录,因此 输出的高电平脉冲为32个时钟周期。由此可见,系图7 32通道顺序输入脉冲信号系统提取特征参数波形图图8 32通道并行输入脉冲信号系统提取特征参数波形图393夏展宏等: 32通道声发射特征参数的实时提取 现场可编程门阵列的设计 1995-2004 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved.标准分享网 w w w .b z f x w .c o m第八届全国无损检测大会暨国际无损检测技术研讨会 电力系统第九届无损检

21、测学术会议将于9月在苏州举行由中国机械工程学会无损检测分会主办的第八 届全国无损检测学术会议暨国际无损检测技术研讨会和展览会因 “非典” 延期,现定于2003年9月23 26日(9月22日报到)在苏州国际会议展览中心 举行。同时开展庆祝中国机械工程学会无损检测分 会成立25周年活动。本次会议由苏州热工研究院 有限公司(原国家电力公司苏州热工研究所)承办。届时中国电机工程学会火力发电分会的电力系统第 九届无损检测学术会议将同期举行。会议录用论文380余篇,将正式出版。欢迎国内外无损检测同仁及厂商企业踊跃参加 会议和展览会,交流新成果、 新经验,研讨无损检测、状态监测和寿命评估技术的应用现状和发展

22、趋势, 促进无损检测事业的繁荣和创新。 有关事宜可与苏州热工研究院联系,地址:苏州 市西环路5号;邮编215004 ;联系人:周在杞、 刘金 宏;手机:13962521408 (周) ,13806219645 (刘) ;电话:0512268602202 ,68602412 ;传 真:0512268262502 ;E2mail : ndt snpi. ac. cn ;网址: http :/ /www. snpi. ndt/。(大会组委会)机械工业上海无损检测培训中心2003年下半年招生通知机械工业无损检测人员培训中心今年下半年继 续举办超声(UT) ,射线(RT) ,磁粉(MT) ,渗透(PT

23、)和涡流(ET) 级及 级(初级)人员培训班。今年采取滚动办学方法,以利于各单位自由选 择学习时间。下半年具体办班日期:UT班:7月12日8月1日,9月119日,10 月1331日,11月1030日。RT班:7月314日,12月819日。MT班:8月1829日,11月3 14日。PT班:11月111日。ET班:8月411日,12月2229日。 地点:上海市辉河路100号上海材料研究所内。 收费(培训、 考试及证书资料费) :UT ,RT ,ET为1 200元/期:MT ,PT为1 000元/期。 资格证书:凡经培训及考试鉴定合格者,颁发与德国无损检测学会互认的我国无损检测学会证书。 培训中心还

24、可按企业及用户需要,接受合作培 训及现场委托培训,欢迎联系接洽。 欲参加者请向培训中心报名,报名时请写明报 考者姓名、 性别、 年龄、 学历和单位名称及所报考的方法和级别,并写明所考方法的实践经历(年)。 联系地址:上海市辉河路100号,邮编:200437 , 联系人:蔡美珍、 桂根生,电话: (021) 65556775412 ,482 ,传真:(021)55888795。机械工业上海无损检测培训中心统在32通道并行输入信号的极端情况下,记录所用 时间为32/ 30 = 1. 07s ,而对于频率为几百千赫、 周期为几微秒的声发射信号来说,在这种情况下,依然 不会发生数据丢失,满足预期的目标

25、要求。3 结论通过VHDL语言设计FPGA芯片,实现了32 通道声发射特征参数的提取,FPGA在声发射检测 中的应用使得系统集成度大大提高、 可靠性更高,同 时具有更强的实时性和良好的性价比,在多通道声发射检测中源定位及其强度评价方面有着很好的应 用前景。参考文献:1 朱明程. FPGA原理及应用设计 现场可编程逻辑门阵列器件M.北京:电子工业出版社,1994.2 赵雅兴. FPGA原理、 设计与应用M.天津:天津大学出版社,1999.3 侯伯亨,顾 新. VHDL硬件描述语言与数字逻辑电路设计M.修订版,西安:西安电子科技大学出版社,1999.4 袁振明,马羽宽,何泽云.声发射技术及其应用M.北京:机械工业出版社,1985.5 Brown Stephen D , Vranesic Zvonko G. Fundamental ofDigital Logic with VHDL DesignM. Boston: McGraw2Hill ,2000.493夏展宏等: 32通道声发射特征参数的实时提取 现场可编程门阵列的设计 1995-2004 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved.标准分享网 w w w .b z f x w .c o m