千兆以太网芯片88E1111 RGMII模式的驱动.doc

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1、千兆以太网芯片 88E1111 RGMII 模式的驱动 88E1111 可工作在 10Mb/s,100Mb/s,1000Mb/s 下，由于 DE2-115 开发板在设计的 时候只采用了 4 位数据端口，因此只能采用 MII 模式（100Mb/s），或者 RGMII 模式 （1000Mb/s），看了官方的 DATASHEET 后，几乎得到什么，于是就想到了一个办法， 就是将官方所给的关于 RGMII 的例程下到开发板上，然后将 88E1111 的配置寄存器里 面的数据用 NIOS II 读出来，这样就获得了正确的配置数据，然后就将配置数据用 NIOS II 配置给芯片，然后就遇到了很奇怪的事情：

2、当我把配置的那几行代码都注释掉以后居然 88E1111 还可以继续正常运行，后来发现，只要给芯片的硬复位引脚 Reset_n 一个较长 的复位即可，大概 1020ms 就可以了。具体如何将芯片通过 CONFIG 引脚配置成 RGMII 模式，可以参考 DE2-115 的原理图。下面就谈谈如何利用时钟的上升和下降沿收发数据。以下两个图是连接图和时序图。先谈输出端 Tx：Tx 端有三个信号，Txd_RGM，Tx_ctrl，Tx_clk，其中 Tx_clk 是由 FPGA 提供的 125MHz 的时钟，Tx_RGM 是发送的数据，Tx_ctrl 在 Tx_clk 时钟上升沿发送的是 Tx_en，在下

3、降沿发送的是 Tx_en 和 Tx_er 的异或值。Rx 端也有三个信号：Rxd_RGM，Rx_ctrl，Rx_clk，其中 Rx_clk 是由 88E1111 提供 的 125MHz 的时钟，Rx_RGM 表示接收到的数据，Rx_ctrl 在 Rx_clk 的上升沿收到的 是 Rx_en，在下降沿收到的是 Rx_en 和 Rx_er 的异或值。由于一个 always 模块中不能同时使用时钟的上升和下降沿，可以调用 DDIO 模块，当然， 也可以不用，下图就是不采用 DDIO 的一个示意图，这个是用来设计 DDR SDRAM 的， 可以借鉴module rgmii_io( input Tx_c

4、lk, input Rx_clk, output Tx_clk_RGM,input7:0 Txd, output 3:0 Txd_RGM, input Tx_en, input Tx_er, output Tx_ctrl,input3:0 Rxd_RGM, output reg7:0 Rxd, input Rx_ctrl, output reg Rx_dv, output reg Rx_er ); assign Tx_clk_RGM = Tx_clk; /* * /Tx control /* * wire Tx_err; reg3:0 Txd_low,Txd_high; reg Tx_en_d

5、1,Tx_err_d1; assign Tx_err=Tx_enTx_er; assign Txd_RGM = Tx_clk ? Txd_low : Txd_high; assign Tx_ctrl = Tx_clk ? Tx_en_d1 : Tx_err_d1;always(posedge Tx_clk) begin Txd_low = Txd3:0; Txd_high = Txd7:4; Tx_en_d1 = Tx_en; Tx_err_d1 = Tx_err; end /* * /Rx control /* * wire Rx_er_d1; reg3:0 Rxd_low,Rxd_high

6、; reg Rx_dv_d1,Rx_err_d1,Rx_dv_d2,Rx_er_d2; reg7:0 Rxd_d1; assign Rx_er_d1=Rx_dv_d1Rx_err_d1; wire Rx_clk_n;assign Rx_clk_n=Rx_clk;always(posedge Rx_clk_n) begin Rxd_low=Rxd_RGM; Rx_dv_d1=Rx_ctrl; endalways(posedge Rx_clk) begin Rxd_high=Rxd_RGM; Rx_err_d1=Rx_ctrl; endalways(posedge Rx_clk_n) begin Rxd_d1=Rxd_high,Rxd_low; Rx_dv_d2=Rx_dv_d1; Rx_er_d2=Rx_er_d1; endalways(posedge Rx_clk) begin Rxd=Rxd_d1; Rx_dv=Rx_dv_d2; Rx_er=Rx_er_d2; end