计算机组成原理试题及答案.doc

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1、【精品文档】如有侵权，请联系网站删除，仅供学习与交流计算机组成原理试题及答案.精品文档.计算机组成原理试题及答案一、填空（12分）1. 某浮点数基值为2，阶符1位，阶码3位，数符1位，尾数7位，阶码和尾数均用补码表示，尾数采用规格化形式，用十进制数写出它所能表示的最大正数 ，非0最小正数 ，最大负数 ，最小负数 。2. 变址寻址和基址寻址的区别是：在基址寻址中，基址寄存器提供 ， 指令提供 ； 而在变址寻址中，变址寄存器提供 ，指令提供 。3. 影响流水线性能的因素主要反映在 和 两个方面。4. 设机器数字长为16位（含1位符号位）。若1次移位需10ns，一次加法需10ns，则补码除法需 时间

2、，补码BOOTH算法最多需要 时间。5. CPU从主存取出一条指令并执行该指令的时间叫 ，它通常包含若干个 ，而后者又包含若干个 。 组成多级时序系统。二、名词解释(8分)1. 微程序控制2. 存储器带宽3. RISC4. 中断隐指令及功能三、简答（18分）1. 完整的总线传输周期包括哪几个阶段？简要叙述每个阶段的工作。2. 设主存容量为1MB，Cache容量为16KB，每字块有16个字，每字32位。 (1)若Cache采用直接相联映像，求出主存地址字段中各段的位数。(2)若Cache采用四路组相联映像，求出主存地址字段中各段的位数。3. 某机有五个中断源，按中断响应的优先顺序由高到低为L0,

3、L1,L2,L3,L4，现要求优先顺序改为L3,L2,L4,L0,L1，写出各中断源的屏蔽字。中断源屏蔽字0 1 2 3 4L0L1L2L3L44. 某机主存容量为4M16位，且存储字长等于指令字长，若该机的指令系统具备120种操作。操作码位数固定，且具有直接、间接、立即、相对四种寻址方式。（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围；（3）一次间址的寻址范围；（4）相对寻址的寻址范围。四、（6分）设阶码取3位，尾数取6位（均不包括符号位），按浮点补码运算规则计算25 + 24五、画出DMA方式接口电路的基本组成框图，并说明其工作过程（以输入设备为例）。（8分）六

4、、（10分）设CPU共有16根地址线，8根数据线，并用作访存控制信号，用作读写控制信号，现有下列存储芯片：RAM：1K8位、2K4位、4K8位ROM：2K8位、4K8位以及74138译码器和各种门电路（自定），画出CPU与存储器连接图。要求：（1）最大4K地址空间为系统程序区，与其相邻2K地址空间为用户程序区。（2）合理选用上述存储芯片，说明各选几片？写出每片存储芯片的地址范围。（3）详细画出存储芯片的片选逻辑。74138七、假设CPU在中断周期用堆栈保存程序断点，且进栈时栈指针减一，出栈时栈指针加一。试写出中断返回指令（中断服务程序的最后一条指令），在取指阶段和执行阶段所需的全部微操作命令及

5、节拍安排。若采用微程序控制，则还需要增加哪些微操作。（10分）八、除了采用高速芯片外，从计算机的各个子系统的角度分析，指出6种以上提高整机速度的措施。（8分）计算机组成原理试题答案一、填空（12分）1127；1/512；-1/512-1/32768；-128。2基地址；形式地址；基地址；形式地址。3访存冲突；相关问题。4300ns；310ns。5指令周期；机器周期；节拍。二、名词解释(8分)1微程序控制答：采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。2存储器带宽答：每秒从存储器进出信息的最

6、大数量，单位可以用字/秒或字节/秒或位/秒来表示。3RISC答：RISC是精简指令系统计算机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目的。4中断隐指令及功能答：中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。三、简答（18分）1答：总线在完成一次传输周期时，可分为四个阶段： 申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者； 寻址阶段：取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存

7、储地址或设备地址及有关命令，启动参与本次传输的从模块； 传数阶段：主模块和从模块进行数据交换，数据由源模块发出经数据总线流入目的模块； 结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。2答：（1）若Cache采用直接相联映像：字块中含64个字节，字块的位数为b=6。Cache中含有256个字块，所以字块地址位数c=8。主存容量为1M字节，总位数为20。主存字块标记位数t=6。（2）若Cache采用四路组相联映像，字块中含64个字节，字块的位数为b=6。每组含有四个字块，每组含256个字节。Cache中含有64个字块，所以组地址位数q=6。主存容量为1M字节，总位数为20。主存字块

8、标记位数t=8。3答：设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下：中断源屏蔽字0 1 2 3 4L0L1L2L3L4 0 1 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 04答：（1）指令字长16位，操作码为7位，寻址特征位2位，地址码7位；（2）-6463；（3）216；（4）216四、（6分）答：被加数为0,101;0.100100，x补 = 00,101; 00.100100加数为0,100;1.010100，y补 = 00,100; 11.010100（1）对阶：j补 = jx补- jy补 = 00,101 + 11,100 =

9、 00,001即j = 1，则y的尾数向右移一位，阶码相应加1，即y补= 00,101; 11.101010 求和 += +Sy补 = 00.100100 + 11.101010 = 00.001110即 x+y补 = 00,101; 00.001110尾数出现“00.0”，需左规。 规格化 左规后得 x+y补 = 00,011; 00.111000x+y补 = 00,111; 00.111000五、（8分）答：DMA方式接口电路的基本组成框图如下：以数据输入为例，具体操作如下： 从设备读入一个字到 DMA 的数据缓冲寄存器 BR 中，表示数据缓冲寄存器“满”（如果I/O 设备是面向字符的，则

10、一次读入一个字节，组装成一个字）； 设备向DMA接口发请求（DREQ）； DMA接口向CPU申请总线控制权（HRQ）； CPU发回HLDA信号，表示允许将总线控制权交给DMA接口； 将DMA主存地址寄存器中的主存地址送地址总线； 通知设备已被授予一个 DMA 周期（DACK），并为交换下一个字做准备； 将DMA数据缓冲寄存器的内容送数据总线； 命令存储器作写操作； 修改主存地址和字计数值； 判断数据块是否传送结束，若未结束，则继续传送；若己结束，（字计数器溢出），则向CPU申请程序中断，标志数据块传送结束。六、（10分）方法一：答：地址空间描述如下：ROM对应的空间：1111111111111

11、1111111000000000000RAM对应的空间：11101111111111111110100000000000选择ROM芯片为2K8位的两片，RAM芯片为2K4位的两片ROM芯片1：11111111111111111111100000000000ROM芯片2：11110111111111111111000000000000RAM芯片1、2：（位扩展）11101111111111111110100000000000CPU与存储器连接图见下页：方法二：答：地址空间描述如下：ROM对应的空间：11111111111111111111000000000000RAM对应的空间：11101111

12、111111111110100000000000选择ROM芯片为4K8位的一片，RAM芯片为2K4位的两片七、（10分）答：组合逻辑设计的微操作命令：取指：T0：PC MART1：MMAR MDR, PC+1 PCT2：MDR IR, OPIR 微操作形成部件执行：T0：SP MART1：MMAR MDRT2：MDR PC, SP+1 SP微程序设计的微操作命令：取指微程序：T0：PC MART1：AdCMIR CMART2：MMAR MDR, PC+1 PCT3：AdCMIR CMART4：MDR IR, OPIR 微操作形成部件T5：OPIR CMAR中断返回微程序：T0：SP MART1

13、：AdCMIR CMART2：MMAR MDRT3：AdCMIR CMART4：MDR PC, SP+1 SPT5：AdCMIR CMAR八、（8分）答：针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；针对存储器，可以采用主存-辅存层次的设计和管理提高整机的速度；针对控制器，可以通过指令流水或超标量设计技术提高整机的速度；针对控制器，可以通过超标量设计技术提高整机的速度；针对运算器，可以对运算方法加以改进，如进位链、两位乘除法；针对I/O系统，可以运用DMA技术来减少CPU对外设访问的干预。1设x补=x0.x 1x2xn 。求证：x补=2 x 0+ x，其中 0 （1 X

14、0）x 0= 1 （0 X -1）2某机字长32位，定位表示，尾数31位，数符1位，问：(1) 定点原码整数表示时，最大正数是多少？最小负数是多少？(2) 定点原码小数表示时，最大正数是多少？最小负数是多少？3如图B17.1表示用快表（页表）的虚实地址转换条件，快表放在相联存贮器中，其容量为8个存贮单元，问：（1）CPU按虚地址1去访问主存时主存的实地址码是多少？（2）当CPU按虚地址2去访问主存时主存的实地址码是多少？（3）当CPU按虚地址3去访问主存时主存的实地址码是多少？ 4某机有8条微指令I1-I8，每条微指令所包含的微指令控制信号如表所示， a-j分别对应10种不同性质的微命令信号，

15、假设一条微指令的控制字段为8位，请安排微指令的控制字段格式。5CD-ROM光盘的外缘有5mm宽的范围因记录数据困难，一般不使用，故标准的播放时间为60分钟。计算模式1和模式2情况下光盘存储容量是多少？6如图所示的系统中断机构是采用多级优先中断结构，设备A连接于最高优先级，设备B次之，设备C又次之。要求CPU在执行完当前指令时转而对中断请求进行服务，现假设：TDC为查询链中每个设备的延迟时间，TA、TB、TC分别为设备A、B、C的服务程序所需的执行时间，TS、TR为保存现场和恢复现场所需时间。试问：在此环境下，此系统在什么情况下达到中断饱和？即在确保请求服务的三个设备都不会丢失信息的条件下，允许

16、出现中断的极限频率有多高？注意，“中断允许”机构在确认一个新中断之前，先要让即将被中断的程序的一条指令执行完毕。7、已知 x = - 0.01111 ，y = +0.11001，求 x 补 ， -x 补 ， y 补 ， -y 补 ，x + y = ？ ，x y = ？8.某计算机字长16位，主存容量为64K字，采用单字长单地址指令，共有64条指令，试采用四种寻址方式（立即、直接、基值、相对）设计指令格式。9假设某计算机的运算器框图如图所示，其中ALU为16位的加法器（高电平工作），SA 、SB为16位锁存器，4个通用寄存器由D触发器组成，O端输出，其读写控制如下表所示： 读控制 R0 RA0R

17、A1选择 1 1 1 1 0 0 0 1 1 x 0 1 0 1 x R0 R1 R2 R3 不读出 写控制 W WA0WA1选择 1 1 1 1 0 0 0 1 1 x 0 1 0 1 xR0R1R2R3不写入 要求：（1）设计微指令格式。 （2）画出ADD，SUB两条微指令程序流程图。10.画出单机系统中采用的三种总线结构。11集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理.12刷存的主要性能指标是它的带宽。实际工作时显示适配器的几个功能部分要争用刷存的带宽。假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。（1） 若显示工作方式采用分辨率为1024768，

18、颜色深度为3B，帧频（刷新速率）为72HZ，计算总带宽。（2） 为达到这样高的刷存带宽，应采取何种技术措施？13已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：（1） 若每个模块为32K8位，共需几个模块？（2） 每个模块内共有多少片RAM芯片？（3） 主存共需多少RAM芯片？CPU如何选择各模块？1. 证明：当1 x 0时，即x为正小数，则 1 x 补 = x 0 因为正数的补码等于正数本身，所以 1 x 0. x 1 x 2x n 0 ， X0 = 0 当1 x - 1时，即x为负小数，根据补码定义有： 2

19、x 补 = 2 + x 1 （mod2） 即 2 x 0. x 1 x 2x n 1 ，x n= 1 所以 正数： 符号位 x 0 = 0 负数： 符号位 x 0 = 1 若 1 x 0 ，x 0 = 0，则 x 补 = 2 x 0 + x = x 若 - 1 x x 0 x 0 = 1， - 1 x -1/2成立。A、x1必须为1，x2x3x4至少有一个为1 B、x1必须为1，x2x3x4任意C、x1必须为0，x2x3x4至少有一个为1 D、x1必须为0，x2x3x4任意6、假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是 。A、11001011 B、11010110 C、

20、11000001 D、110010017、在CPU中，跟踪后继指令地址的寄存器是 。A、指令寄存器 B、程序计数器 C、地址寄存器 D、状态条件寄存器8、EPROM是指 。A、读写存储器 B、只读存储器 C、可编程的只读存储器 D、光擦除可编程的只读存储器9、堆栈寻址方式中，设A为累加器，SP为堆栈指示器，MSP为SP指示的栈顶单元。如果进栈操作的动作顺序是（A）MSP，(SP) 1SP。那么出栈操作的动作顺序应为 。A、(MSP)A，(SP)+1SP B、(MSP)A，（SP）1SPC、(SP1)SP，(MSP)A D、 (SP)+1SP，(MSP)A10、下面尾数（1位符号位）的表示中，不是规格化的尾数的是 。A、010011101（原码） B、110011110（原码）C、010111111 （补码） D、110111001（补码）11、在主存和CPU之间增加cache存储器的目的是 。A、增加内存容量 B、提高内存可靠性C、解决CPU和主存之间的速度匹配问题 D、增加内存容量，同时加快存取速度12、CPU主要包括 。A、控制器 B、控制器、 运算器、cache C、运算器和主存 D、控制器、ALU和主存13、设变址寄存器为X，形式地址为D，（X）表示寄存器X的内容，变址寻址方式的有效地址为 。A、EA=(