CMOS集成电路设计.pps

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1、半导体集成电路,学校：西安理工大学院系：自动化学院电子工程系专业：电子、微电 时间：秋季学期,2019/10/22,第5章 MOS反相器,MOS反相器的基本概念及静态特性电阻型反相器E/E MOS反相器E/D MOS反相器CMOS反相器 工作原理 CMOS反相器的静态特性 CMOS反相器的瞬态特性 MOS反相器的设计三态反相器,2019/10/22,一、MOS反相器的基本概念及静态特性,OUTPUT,INPUT,1.MOS反相器基本概念,2019/10/22,2.MOS反相器的静态特性,VOH,VOL,Vout=Vin,Vin,Vout,VIL,VIH,VM,VOH:输出电平为逻辑”1”时的最

2、大输出电压,VOL:输出电平为逻辑”0”时的最小输出电压,VIL:仍能维持输出为逻辑”1”的最大输入电压,VIH:仍能维持输出为逻辑”0”的最小输入电压,VM（逻辑阈值）:输入等于输出,电压传输特性,2019/10/22,噪声抑制与噪声容限,VOH,VOL,VIL,VOH,VIH,VOL,噪声,最大允许电压,噪声,最小允许电压,2019/10/22,噪声抑制与噪声容限,高噪声容限,低噪声容限,不定区,VIH,VIL,1,0,VOH,VOL,VNMH,VNML,Gate Output,Gate Input,VNML=VIL-VOLVNMH=VOH-VIH,2019/10/22,基本逻辑运算电路-

3、反相器1,二、电阻负载型反相 器,VDD,RL,VIN=VGS,VOUT=VDS,1. VIN=VOL0V时,N管截止,VOUT=VDD,驱动管,负载,2019/10/22,2. VIN=VOHVDD时,N管导通,可将MOS等效为可变电阻RMOS,VDD,RL,VIN=VGS,VOUT=VDS,若RLRMOS则VOUT 0,2019/10/22,电阻负载型反相器电压传输特性,VDD,RL,VOUT,VIN,VIN,VOUT,RL增大,2019/10/22,基本逻辑运算电路-反相器1,关于负载电阻的讨论,为了使反相器的传输特性好,R,负载,驱动,MOS晶体管的导通电阻随管子的尺寸不同而不同，通常

4、在K欧数量级，假设它为3K欧，负载电阻取它的10倍为30K欧，用多晶硅作负载电阻时，如多晶硅的线宽为2微米的话，线长需为2mm。,占面积很大，因此通常用MOS管做负载,2019/10/22,基本逻辑运算电路-反相器2,介绍饱和MOS负载反相器,只要开通，则工作在饱和区,VIN 0,VOUT= VDD-VTHL,当VGS=VDD-(VDD-VTHL)=VTHL时,负载管关断,驱动管截止,VIN VDD,驱动管非饱和导通,负载管饱和导通,为使VOL接近0，要求gmLgmI,有比电路,三、 E/E MOS反相 器,2019/10/22,E/E MOS反相器电压传输特性,VIN,Vin,Vout,20

5、19/10/22,基本逻辑运算电路-反相器2,采用耗尽型，VGS=0时,一直工作处于导通状态,VIN 0,VOUT= VDD,驱动管截止,VIN VDD,驱动管非饱和导通,负载管饱和导通,有比电路,ME,MD,三、 E/D MOS反相 器,2019/10/22,VDD,E/D MOS反相器电压传输特性,2019/10/22,由PMOS和NMOS所组成的互补型电路叫做CMOS,C：complementary,四、 CMOS反相 器,已成为目前数字集成电路的主流,2019/10/22,CMOS反相器工作原理,当输入电压Vin为高电平时，PMOS截止，NMOS导通，Vout=0,当输入电压Vin为低

6、电平时，PMOS导通，NMOS截止，Vout=VDD,VOL=0,VOH=VDD,在输入为0或1（VDD)时，两个MOS管中总是一个截止一个导通，因此没有从VDD到VSS的直流通路，也没有电流流入栅极，因此其静态电流和功耗几乎为0。这是CMOS电路低功耗的主要原因。CMOS电路的最大特点之一是低功耗。,2019/10/22,CMOS反相器的传输特性,VDS=Vout,NMOSVinVout 非饱和 ,PMOS(VDD-Vin) VDD -Vout 非饱和 (VDD-Vin) +Vtp VDD -Vout 饱和 ,Vin,Vout,0,VDD,VDD,(1),(2),(3),(4),(5),N截

7、止P非饱和,N饱和P非饱和,N非饱和P饱和,N非饱和P截止,Vtn,VDDVtp,VinVinVoutVtp,VinVoutVtn,VtnVinVGS-VTH, 工作在饱和区,2019/10/22,CMOS反相器的下降时间tf,Vin=VDD,线性区,2. VOUT 从VDD-VTH 下降到 10%VDD,N管的VDS1(发生跳变)时：,输出从“1”转变为“0”, 有电荷转移,0,1,2.当输入信号为VDD时：,输出保持0不变，没有电荷转移,CMOS反相器的功耗,动态功耗,2019/10/22,CMOS反相器的功耗,功耗组成： 1. 静态功耗 2. 动态功耗,1.静态功耗PS,在输入为0或1（

8、VDD)时，两个MOS管中总是一个截止一个导通，因此没有从VDD到VSS的直流通路，也没有电流流入栅极，因此其静态电流和功耗几乎为0。,2019/10/22,考虑扩散区与衬底之间的反向漏电流后，存在较小反向漏电流,随着特征尺寸的减小，漏电流功耗变得不可忽视，减小漏电流功耗是目前的研究热点之一。,2019/10/22,2.动态功耗PD,VIL,VIH,Vin,Vout,0,VDD,VDD,(1),(2),(3),(4),(5),N截止P非饱和,N饱和P非饱和,N非饱和P饱和,N非饱和P截止,1. 短路电流功耗：在输入从0到1或者从1到0瞬变过程中，NMOS管和PMOS管都处于导通状态，此时存在一

9、个窄的从VDD到VSS的电流脉冲，由此引起的功耗叫短路电流功耗。,通常（开关频率较低时）为动态功耗的主要组成部分,2. 瞬态功耗：在电路开关动作时，对输出端负载电容进行放电引起的功耗。,2019/10/22,瞬态功耗,Vin,Vout,E=CLVDD2,Pdyn=E*f=CLVDD2f,为减小功耗需要减小CL ,VDD 和f,动态（翻转）的能量和功耗：与驱动器件的电阻无关,每次翻转消耗的能量E,2019/10/22,短路电流功耗,Vin,Vout,2019/10/22,2019/10/22,2019/10/22,2019/10/22,CMOS反向器的功耗表达式,P=fCLK CL VDD2+

10、ISC tSC VDD fCLK+IDC VDD+ILeak VDD,在此：CL为负载电容，VDD为电源电压， ISC为穿通电流的平均值，tSC为穿 通电流流过的时间 ，fCLK为时钟周期， IDC为直流电流，ILEAK为漏电流。,2019/10/22,CMOS 反相器版图,Polysilicon,In,Out,GND,PMOS,2l,Metal 1,NMOS,Contacts,N Well,2019/10/22,Two Inverters,Connect in Metal,Example: CMOS Inverter Layout,2019/10/22,Design Idea,2019/10

11、/22,Virtuoso and LSW,2019/10/22,Drawing the N-Diffusion (Active),2019/10/22,The Gate Poly,2019/10/22,Making Active Contacts,2019/10/22,Covering Contacts with Metal-1,2019/10/22,The N-Select Layer,2019/10/22,Drawing the P-Diffusion (Active),2019/10/22,Transistor Features,2019/10/22,The P-Select Layer

12、,2019/10/22,Drawing the N-Well,2019/10/22,Placing the PMOS and NMOS transistors,2019/10/22,Connecting the Output,2019/10/22,Connecting the Input,2019/10/22,Making a Metal-1 connection for the Input,2019/10/22,Power Rails,2019/10/22,P-Substrate Contact,2019/10/22,N-Substrate Contact,2019/10/22,Enclos

13、ing the substrate contact,2019/10/22,Design Rule Checking,2019/10/22,Final Layout,2019/10/22,结 论,静态CMOS逻辑电路噪声容限较大CMOS电路的特点之一是功耗小，其静态功耗几乎为0CMOS反相器为无比反相器 CMOS反相器的PMOS和NMOS沟道宽的比值大约为2：1(L 相同)时，tPLH和tPHL大致相同，上升时间和下降时间也大致相同 为了减小tPHL（或下降时间tf）,可增大NMOS的尺寸 为了减小tPLH （或上升时间tr）,可增大PMOS的尺寸,2019/10/22,作 业,考虑具有如下参数的CMOS反相器,求电路的噪声容限以及逻辑阈值.电源电压取3.3V.,2. 设计一个CMOS反相器:器件参数同上题,电源电压为3.3V,两个晶体管的沟道长度为Ln=Lp=0.8um.a: 求当电路的逻辑阈值为1.4V时,Wn/Wp的值.b:这个反相器的CMOS制作工艺允许VTn,VTp的值在标称值有正负15%的变化假定其他参数仍为标称值，求电路的逻辑阈值的上下限,3.名词解释: 有比逻辑电路；无比逻辑电路；逻辑阈值。,