多功能数字钟的设计及制作(共21页).doc

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1、精选优质文档-倾情为你奉上摘要 数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。本设计实验以中规模数字集成电路为主，介绍一种数字电子钟的设计方法。本实验用555定时器组成的多谐振荡器、计数器、显示器和校时电路组成。本实验采用了74LS系列中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能。通过本次设计实验与制作：进一步加强数字电路综合运用能力，掌握数字电

2、路的设计技巧，增进实践能力；熟悉数字电子钟的工作原理；了解并掌握数字电子钟系统设计、组装、调试及故障排除方法。关键词：数字电子钟 计数器 显示器 校时电路 调试多功能数字钟的设计及制作1 设计内容及要求1.1内容:用中、小规模集成电路设计一个能显示时、分、秒，并能校时的数字电子钟。1.2要求：（1）小时12翻1，分秒60进1。（2）由555电路产生1Hz秒信号。（3）秒、分为六十进制计数器。（4）时为十二进制计数器。（5）可手动校正：能分别进行时、分的校正。只要将开关置于手动位置，可分别对时、分进行手动脉冲输入调整或连续脉冲输入的校正。（6）提出至少两种设计方案，并优选方案进行设计。（7）撰写

3、符合学校要求的课程设计说明书。2 方案选择2.1电路工作原理 要设计一个能显示时、分、秒，并能校时的数字电子钟，本设计的主体电路用芯片74LS161和74LS192来构成，在有脉冲输入的情况下来实现电路的进位，并合理地显示时、分、秒。2.2方案一 用74LS161和74LS192芯片来实现主体电路 利用74LS161和74LS192共同组成主体电路的时、分、秒分级电路，来分别实现时、分、秒的计时和进位。74LS161和74LS192都有置数功能，很容易实现时12翻1的功能和分、秒60进1 的功能。设计电路结构简单、较易控制。2.2.1 方案一的系统框图：如图2-2-1所示：591259译码器译

4、码器译码器时计数器分计数器时计数器校时电路555振荡器图2-2-1 方案一的系统框图由图2-2-1可见，数字电子钟由以下几部分组成：多谐振荡器；校时电路；六十进制分、秒计数器及12进制计时计数器；以及秒、分、时的译码显示部分等。由555定时器组成的多谐振荡器产生的脉冲信号进入秒计数器的74LS192芯片，通过译码器在数码管上显示秒的个位计时，秒个位的进位信号输入秒计数器的74LS161芯片，进行秒十位的计时；秒十位的进位信号输入分计数器的74LS192芯片，进行分个位的计时，分个位的进位信号输入分计数器的74LS161芯片，进行分十位的计时；分十位的进位信号进入时计数器的74LS192芯片，进

5、行时个位的计时，时个位的进位信号输入时计数器的74LS161芯片，进行时十位的计时；中间通过门电路来控制时、分、秒的十位六进制。在时计数器中，分别对74LS192和74LS161芯片的置数功能来实现12翻1的操作。2.2.2 方案一的分、秒60进制计数器74LS192为十进制计数器，TCU为进位端，74LS161为二进制计数器，和与非门组成六进制计数，当74LS161计数至6（0110）时，与非门发出清零信号使74LS161清零。同时74LS192也清零，完成60进制计数。秒和分 的计数器结构完全相同。当秒的十位在清零时也同时向分的个位发一个脉冲，使分加1。 秒60进制计数器如图2-2-2所示

6、。图2-2-2 秒60进制计数器的图2.2.3 方案一的时12进制计数器将74LS161的Q0与74LS192的Q0和Q1作为与非门输入端，当74LS161加至1（0001）并且74LS192加至3（0011）时，与非门发出低电平信号，使74LS161清零，并使74LS192置数1（0001），实现了12翻1的功能。时12进制计数器如图2-2-3所示。图2-2-3 时12进制计数器的图2.2.4 方案一的译码与显示电路图2-2-4 译码显示电路的图译码是把给定的代码进行翻译，本设计即是将时、分、秒计数器输出的四位二进制代码翻译为相应的十进制数，并通过显示器显示。通常显示器与译码器是配套使用的。

7、我们选用的七段译码（74LS48）数码管是公阴接法。译码显示电路如上图2-2-4所示。2.2.5 方案一的校时电路校时电路是数字钟的基本功能，对校时电路的要求是在小时校正时不影响分、秒的正常计数。在分校正时不影响秒、小时的正常计数。校时电路参考图如图2-2-5所示。图中，S1为时校正开关，S2为分校正开关。校时脉冲采用1Hz的秒脉冲，因校时电路为组合电路，图中C1、C2为消抖电容。如果电容C1、C2消抖作用不好，可另设计消抖开关电路。图2-2-5 校时电路参考图2.2.6 方案一的由555定时器组成的多谐振荡器1脚为地。2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比

8、较器6脚和下比较器2脚的控制。当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平；2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。5脚是控制端。7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。由555

9、定时器组成的多谐振荡器如图2-2-6所示。图2-2-6 由555定时器组成的多谐振荡器的图2.2.7 方案一总的电路原理图总电路原理图，如图2-2-7所示。图2-2-7 方案一的总电路原理图2.3 方案二 仅用74LS192来实现主体电路利用74LS192组成主体电路的时、分、秒分级电路，来分别实现时、分、秒的计时和进位。74LS192有置数功能，很容易实现时12翻1的功能和分、秒60进1 的功能。设计电路结构简单、较易控制。并且用到的芯片种类较少。2.3.1 方案二的系统方框图方案二的系统方框图和方案一的系统方框图相同，如图2-2-1所示。2.3.2 方案二的分、秒60进制计数器74LS19

10、2为十进制计数器，TCU为进位端，其中一个74LS192和与门构成六进制计数。当秒十位的74LS192计数至6（0110）时，与门发出清零信号使74LS192清零。同时另一个74LS192也完成清零，这样就完成了60进制计数。秒和分 的计数器结构完全相同。当秒的十位在清零时也同时向分的个位发一个脉冲，使分加1。秒60进制计数器如图2-3-2所示。图2-3-2 秒60进制计数器的图2.3.3 方案二的时12进制计数器十二进制计数器，由两个74LS192组成。将时个位74LS192的Q0和Q1与时十位74LS192的Q0作为与门输入端，当时十位74LS192加至1（0001）并且时个位74LS19

11、2加至3（0011）时，与门发出低电平信号，同时使两个74LS192置数，个位置数为1（0001），十位置数为0（0000），这样就实现了12翻1的功能。时12进制计数器如图2-3-3所示。图2-3-3 时12进制计数器的图2.3.4 方案二的译码与显示电路方案二的译码与显示电路与方案一的译码与显示电路相同，如图2-2-4所示。2.3.5 方案二的校时电路方案二的校时电路与方案一的校时电路相同，如图2-2-5所示。 2.4 两个方案的比较方案一和方案二的相同点是两个方案都能准确的计时，并且小时都能12翻1，分和秒都能60进1，还有效果较好的校时电路。方案一的特点是主体电路使用了两个芯片74LS

12、161和74LS192，芯片的功能运用很容易理解，也很容易实现分、秒的60进制和小时的12翻1功能。但运用的芯片多，主体电路就用到了74LS161和74LS192芯片，还有门电路芯片，所以电路有点繁琐。方案二的特点是主体电路仅仅使用了一种芯片74LS192，芯片的功能运用同样很容易理解，也很容易实现分、秒的60进制和小时的12翻1功能。并且运用的芯片较少，仅仅使用了74LS192芯片，还有门电路芯片，所以很简洁明了。3 设计实验器件的选择3.1 方案一器件的选择74LS161芯片三个74LS192芯片三个74LS48芯片六个共阴七段数码管六个74LS00、74LS20和74LS08各一个单刀双

13、掷开关三个68K，15K电阻各一个0.1uF，10uF电容各一个555定时器一个面包板一块导线若干3.2 方案二器件的选择74LS192芯片六个74LS48芯片六个共阴七段数码管六个74LS08、74LS00、74LS04各若干个按钮开关两个33K电阻两个0.01uF电容两个555定时器一个68K，15K电阻各一个0.1uF，10uF电容各一个面包板一块导线若干4 实验过程4.1 实验过程中用到的主要仪器和仪表多功能万用电表一个，+5V直流电源4.2调试电路的方法和技巧。1、按图电路，用仿真软件进行仿真，电路的设计。2、按图电路在面包板上接线。确定电路连线的正确后，通上电源,先将对脉冲输入进行

14、检测，等正确后，将脉冲信号舒服电路中。先对电路进行校时和校分的调整，看校时校分电路是否能正确工作，然后通过校时校分的调整使较快地检验分和秒能否进行60进制进位，然后检验时的12进制、看能否12翻1。若都正确、说明电路图已经完全没有问题了。4.3电路性能指标测试结果，是否满足要求及对成果的评价电路性能指标测试，达到了预期的实验效果，数字电子钟能准确计时，并能实现小时12翻1和分、秒60进1的功能。校时电路也能实现准确地校时。4.4调试中出现的故障、原因及排除方法故障一：由555定时器组成的多谐振荡器无法输出1Hz脉冲原因：经过多次检查，电路的连接和器件都没有问题，最后才检查出是面包板下面的连接没

15、有接触好。排除方法：最后把面包板拆下来，把里面的接触弄好，这样就解决了，能产生1Hz的脉冲了。故障二：秒的十位不能进位到分的个位原因：经过多次检查，分个位的74LS192芯片接线接错了，所以才无法进位。排除方法：把分个位的74LS192芯片正确接线后就能进行进位了，并接入输入信号后就能正常进位了。5 所用的元器件结构及功能5.1 芯片74LS16174LS161 为可预置的4 位二进制同步计数器。74LS161 的清除端是异步的。当清除端CLEAR 为低电平时，不管时钟端CLOCK 状态如何，即可完成清除功能。161 的预置是同步的。当置入控制器LOAD 为低电平时，在CLOCK上升沿作用下，

16、输出端QAQD 与数据输入端AD 相一致。对于54/74161，当CLOCK 由低至高跳变或跳变前，如果计数控制端ENP、ENT 为高电平，则LOAD 应避免由低至高电平的跳变，而54/74LS161无此种限制。161 的计数是同步的，靠CLOCK 同时加在四个触发器上而实现的。当ENP、ENT 均为高电平时，在CLOCK 上升沿作用下QAQD 同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74161，只有CLOCk 为高电平时，ENP、ENT 才允许由高至低电平的跳变，而54/74LS161 的ENP、ENT 跳变与CLOCK 无关。引出端符号：PCO 进位输出端 CLOCK 时

17、钟输入端（上升沿有效） CLEAR 异步清除输入端（低电平有效） ENP 计数控制端 ENT 计数控制端 ABCD 并行数据输入端LOAD 同步并行置入控制端（低电平有效） QAQD 输出端74LS161的管脚图如图5-1所示：图5-1 74LS161的管脚图5.2 芯片74LS192192 的清除端是异步的。当清除端（MR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能。192 的预置是异步的。当置入控制端（PL）为低电平时，不管时钟CP的状态如何，输出端（Q0Q3）即可预置成与数据输入端（P0P3）相一致的状态。192 的计数是同步的，靠CPD、CPU同时加在 4 个触

18、发器上而实现。在CPD、CPU上升沿作用下Q0Q3 同时变化，从而消除了异步计数器中出现的计数尖峰。当进行加计数或减计数时可分别利用CPD或CPU，此时另一个时钟应为高电平。当计数上溢出时，进位输出端(TCU)输出一个低电平脉冲，其宽度为CPU低电平部分的低电平脉冲；当计数下溢出时，错位输出端(TCD)输出一个低电平脉冲，其宽度为CPD低电平部分的低电平脉冲。当把TCD和TCU分别连接后一级的CPD、CPU，即可进行级联74LS192的管脚图如下图5-2所示： 图5-2 74LS192的管脚图5.3 芯片74LS48输出端（YaYg）为高电平有效，可驱动灯缓冲器或共阴极 VLED。当要求输出

19、015 时，消隐输入(BI)应为高电平或开路，对于输出为 0 时还要求脉冲消隐输入(RBI)为高电平或者开路。当BI为低电平时，不管其它输入端状态如何，YaYg均为低电平。当RBI和地址端（A0A3）均为低电平，并且灯测试输入端(LT)为高电平时，Ya Yg为低电平，脉冲消隐输出(RBO)也变为低电平。当BI为高电平或开路时，LT为低电平可使YaYg均为高电平。48 与 248 的引出端排列、功能和电特性均相同，差别仅在显示 6 和 9,248 所显示的6 和 9 比 48 多出上杠和下杠。引出端符号A0A3 译码地址输入端BI/RBO消隐输入（低电平有效）/脉冲消隐输出（低电平有效）LT灯测

20、试输入端（低电平有效）RBI脉冲消隐输入端（低电平有效）YaYg 段输出。74LS48的管脚图如下图5-3所示： 图5-3 74LS48的管脚图5.4 555定时器555定时器是一种数字电路与模拟电路相结合的中规模集成电路。该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳态触发器和多谐振荡器等，因而广泛用于信号的产生、变换、控制与检测。555定时器产品有TTL型和CMOS型两类。TTL型产品型号的最后三位都是555，CMOS型产品的最后四位都是7555，它们的逻辑功能和外部引线排列完全相同。它由三个阻值为5k的电阻组成的分压器、两个电压比较器C1和C2、基本RS触发器、放电晶体管T、

21、与非门和反相器组成。分压器为两个电压比较器C1、C2提供参考电压。u11和u12分别为6端和2端的输入电压。当u11，u12 时，C1输出为低电平，C2输出为高电平，基本RS触发器被置0，晶体管T导通，输出端u0为低电平。当u11，u12 时，C1输出为高电平，C2输出为低电平，基本RS触发器被置1，晶体管T截止，输出端u0为高电平。当u11 时，基本RS触发器状态不变，电路亦保持原状态不变。555定时器的内部结构如图5-4-1所示。 图5-4-1 555定时器的内部结构图555定时器的外部管脚图如图5-4-2所示。 图5-4-2 555定时器的外部管脚图5.5 几个集成门电路的内部电路及外部

22、管脚引脚图74LS00的内部电路及外部管脚引脚图，如图5-5-1所示。 图5-5-1 74LS00的内部电路及外部管脚引脚图74LS04的内部电路及外部管脚引脚图，如图5-5-2所示。 图5-5-2 74LS04的内部电路及外部管脚引脚图74LS08的内部电路及外部管脚引脚图，如图5-5-3所示。 图5-5-3 74LS08的内部电路及外部管脚引脚图74LS20的内部电路及外部管脚引脚图，如图5-5-4所示。 图5-5-4 74LS20的内部电路及外部管脚引脚图6 总结（结束语）6.1 收获：通过这次课程设计，加强了我们动手、思考和解决问题的能力。而且还可以记住很多东西。比如一些芯片的功能，平

23、时看课本，这次看了，下次就忘了，通过动手实践让我们对各个元件映象深刻。认识来源于实践，实践是认识的动力和最终目的，实践是检验真理的唯一标准。同时我认为我们的工作是一个团队的工作，团队需要个人，个人也离不开团队，必须发扬团结协作的精神。对于我们而言，知识上的收获重要，精神上的丰收更加可喜。挫折是一份财富，经历是一份拥有。6.2 体会：在整个设计过程中，我们通过这个方案包括设计了一套电路原理和仿真电路连接图，和芯片上的选择。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动

24、手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。这次课程设计终于顺利完成了，在设计中遇到了很多专业知识问题，最后在老师的辛勤指导下，终于游逆而解。同时，在老师的身上我们学也到很多实用的知识，在次我们表示感谢！同时，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！6.3 改进设计的建议和展望：这个实验有很大的实际应用价值，在方案二里实际电路的稳定性不好，刚接入信号脉冲时电路不是出于00状态。这是由于芯片受到干扰才引起的。所以最好能设置

25、一个清零的总开关，在接入信号脉冲之前最好能先对各个芯片进行清零操作，然后在输入信号脉冲，这样就消除了芯片受到干扰的现象。可以对面包板进行封装，这样就能做出一个美观实用的数字电子钟。参考文献1 康华光主编. 电子技术基础数字部分（第五版）. 高等教育出版社,20062 邱关源. 电路（第五版）. 高等教育出版社，20063 吴友宇主编. 模拟电子技术基础 . 清华大学出版社，20074 孙文杰等 . 标准集成电路数据手册- T TL 电路(增补本). 北京: 电子工业出版社, 1994. 95 毕满清等. 电子技术实验与课程设计. 北京: 机械工业出版社, 1995. 131 132附录附录一

26、74LS161的功能表 附表1 74LS161的功能表清0预置控制时钟预置数据输入输出RDLDEPETCPA3A2A1A0Q3Q2Q1Q00000010D3D2D1D0D3D2D1D0110保持110保持1111计数附录二 74LS192的功能表附表2 74LS192的功能表输入输出MRPLCPUCPDP3P2P1P0Q3Q2Q1Q01000000dcba011加计数011减计数附录三 方案一所用元器件名细表附表3 方案一所用元器件名细表元件名称元件数量面包板174LS192374LS161374LS486共阴七段数码管674LS00174LS20174LS081555定时器168K，15K电阻各10.1uF，10 uF 电容各1单刀单掷开关3导线若干附录四 方案二所用元器件名细表附表4 方案二所用元器件名细表元件名称元件数量74LS192674LS486共阴七段数码管674LS00274LS08174LS041按钮开关233K电阻20.01uF电容2555定时器168K，15K电阻各10.1uF，10uF 电容各1导线若干专心-专注-专业