数字逻辑 5：异步步时序逻辑ppt课件.ppt

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1、在此输入您的封面副标题数字逻辑 5：异步步时序逻辑1计算机科学学院 朱勇数字逻辑 第五章异步时序逻辑2异步时序电路异步时序电路( (asynchronous sequential circuit) )l异步时序电路可分为两类：一类叫脉冲异异步时序电路可分为两类：一类叫脉冲异步时序电路，步时序电路， 输入是脉冲，存储器件也是输入是脉冲，存储器件也是触发器，但触发器不受统一的时钟限制；触发器，但触发器不受统一的时钟限制；另一类是电平异步时序电路，输入是电平，另一类是电平异步时序电路，输入是电平，存储器件是延迟线存储器件是延迟线 t t， t t表示输入和输表示输入和输出间的延迟量。出间的延迟量。数

2、字逻辑 第五章异步时序逻辑3逻辑框图逻辑框图 数字逻辑 第五章异步时序逻辑4电平输入和脉冲输入电平输入和脉冲输入 ( (level inputs and pulse inputs) )l脉冲输入：其脉冲宽度要有一定限制。脉脉冲输入：其脉冲宽度要有一定限制。脉冲之间的间隔可以不同，但应足够长，以冲之间的间隔可以不同，但应足够长，以便使电路能够有充足的时间从非稳态便使电路能够有充足的时间从非稳态稳稳态。态。l电平输入：状态之间的变化电平输入：状态之间的变化( (转换转换) )是由电是由电平输入的变化引起的。要求输入变化的时平输入的变化引起的。要求输入变化的时间间隔足够长，以便电路有充足的时间从间间

3、隔足够长，以便电路有充足的时间从非稳态非稳态稳态变化。稳态变化。数字逻辑 第五章异步时序逻辑5时序条件时序条件 l基本工作方式：基本工作方式： 异步时序电路中当且仅当它处于内部稳定状异步时序电路中当且仅当它处于内部稳定状态时，才允许外部输入变化。要求一根或几根输态时，才允许外部输入变化。要求一根或几根输入线上两次跳变之间的时间间隔不能太小。只有入线上两次跳变之间的时间间隔不能太小。只有当一次跳变在电路中引起的响应完全结束时，才当一次跳变在电路中引起的响应完全结束时，才允许输入电平发生第二次跳变。允许输入电平发生第二次跳变。l单输入变化：单输入变化： 每一时刻仅允许一个输入变量发生变化。每一时刻

4、仅允许一个输入变量发生变化。l节拍：节拍： 按输入信号的变化来区别状态转换的节拍。按输入信号的变化来区别状态转换的节拍。数字逻辑 第五章异步时序逻辑6脉冲异步时序逻辑脉冲异步时序逻辑分析步骤分析步骤l写出电路的输出函数和激励函数表达式；写出电路的输出函数和激励函数表达式；l列出电路次态真值表或次态方程组；列出电路次态真值表或次态方程组；l作出状态表和状态图；作出状态表和状态图；l画出时间图并用文字描述电路的逻辑功能；画出时间图并用文字描述电路的逻辑功能；数字逻辑 第五章异步时序逻辑7分析实例分析实例 数字逻辑 第五章异步时序逻辑8分析实例分析实例 数字逻辑 第五章异步时序逻辑9分析实例分析实例

5、 数字逻辑 第五章异步时序逻辑10分析实例分析实例 数字逻辑 第五章异步时序逻辑11分析实例分析实例 数字逻辑 第五章异步时序逻辑12脉冲异步时序逻辑设计脉冲异步时序逻辑设计l脉冲异步时序电路的设计方法与同步时序脉冲异步时序电路的设计方法与同步时序电路设计很相似，只是要把各个电路设计很相似，只是要把各个CP作为输作为输入信号处理，所以要增加时钟方程和时钟入信号处理，所以要增加时钟方程和时钟矩阵。矩阵。数字逻辑 第五章异步时序逻辑13脉冲异步时序逻辑设计（续）脉冲异步时序逻辑设计（续）l在脉冲异步时序逻辑电路设计时在脉冲异步时序逻辑电路设计时,主要应注主要应注意以下两点：意以下两点：u由于不允许

6、两个或两个以上输入端同时为由于不允许两个或两个以上输入端同时为1(1(用用1 1表示有脉冲出现表示有脉冲出现) )，所以形成原始状态图和状，所以形成原始状态图和状态表时，若有多个输入信号，则只需考虑多个态表时，若有多个输入信号，则只需考虑多个输入信号中仅一个为输入信号中仅一个为1 1的情况。的情况。u由于电路中没有统一的时钟脉冲，因此当存储由于电路中没有统一的时钟脉冲，因此当存储电路采用带时钟控制端的触发器时，激励函数电路采用带时钟控制端的触发器时，激励函数的时钟端是作为激励函数处理的。的时钟端是作为激励函数处理的。数字逻辑 第五章异步时序逻辑14设计实例设计实例 数字逻辑 第五章异步时序逻辑

7、15设计实例设计实例数字逻辑 第五章异步时序逻辑16设计实例设计实例数字逻辑 第五章异步时序逻辑17设计实例设计实例数字逻辑 第五章异步时序逻辑18常用中规模异步计数器常用中规模异步计数器 l为了达到多功能的目的，异步计数器往往为了达到多功能的目的，异步计数器往往采用组合结构，即由两个独立的计数器组采用组合结构，即由两个独立的计数器组成。如成。如74LS90由模由模2和模和模5计数器组成，计数器组成，74LS93由模由模2和模和模8计数器组成等。计数器组成等。数字逻辑 第五章异步时序逻辑1974LS90异步计数器管脚图异步计数器管脚图数字逻辑 第五章异步时序逻辑2074LS90异步计数器功能异

8、步计数器功能表表 数字逻辑 第五章异步时序逻辑21知识点知识点l为保证异步时序电路按基本方式工作，对为保证异步时序电路按基本方式工作，对输入信号要加以限制：输入信号要加以限制：u每个输入变化后，要稳定一段时间不变，以保每个输入变化后，要稳定一段时间不变，以保证电路能进入稳定状态。证电路能进入稳定状态。u不允许两个或两个以上的输入信号同时变化。不允许两个或两个以上的输入信号同时变化。数字逻辑 第五章异步时序逻辑22知识点知识点l异步时序电路可分为脉冲型异步时序电路异步时序电路可分为脉冲型异步时序电路和电平型异步时序电路。和电平型异步时序电路。l脉冲型异步时序电路的输入包含脉冲信号，脉冲型异步时序

9、电路的输入包含脉冲信号，而电平型异步时序电路的输入仅由电平信而电平型异步时序电路的输入仅由电平信号构成。号构成。数字逻辑 第五章异步时序逻辑23知识点知识点l脉冲异步时序逻辑的分析步骤：脉冲异步时序逻辑的分析步骤：u写出电路的输出函数和激励函数表达式；写出电路的输出函数和激励函数表达式；u列出电路次态真值表或次态方程组；列出电路次态真值表或次态方程组；u作出状态表和状态图；作出状态表和状态图；u画出时间图并用文字描述电路的逻辑功能；画出时间图并用文字描述电路的逻辑功能；数字逻辑 第五章异步时序逻辑24知识点知识点l脉冲异步时序逻辑的设计的一般过程与同脉冲异步时序逻辑的设计的一般过程与同步时序逻

10、辑电路设计大体相同。同样分为步时序逻辑电路设计大体相同。同样分为形成原始状态图和状态表、状态化简、状形成原始状态图和状态表、状态化简、状态编码、确定激励函数和输出函数、画逻态编码、确定激励函数和输出函数、画逻辑电路图等步骤。辑电路图等步骤。数字逻辑 第五章异步时序逻辑25知识点知识点l为了达到多功能的目的，异步计数器往往为了达到多功能的目的，异步计数器往往采用组合结构，即由两个独立的计数器组采用组合结构，即由两个独立的计数器组成。如成。如74LS90由模由模2和模和模5计数器组成，计数器组成，74LS93由模由模2和模和模8计数器组成等。计数器组成等。数字逻辑 第五章异步时序逻辑26精选习题精选习题数字逻辑 第五章异步时序逻辑27精选习题精选习题数字逻辑 第五章异步时序逻辑28精选习题精选习题数字逻辑 第五章异步时序逻辑29精选习题精选习题数字逻辑 第五章异步时序逻辑30精选习题精选习题数字逻辑 第五章异步时序逻辑31精选习题精选习题数字逻辑 第五章异步时序逻辑32精选习题精选习题数字逻辑 第五章异步时序逻辑33精选习题精选习题数字逻辑 第五章异步时序逻辑34精选习题精选习题